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[VHDL编程] FIR
说明:The first three examples illustrate the difference between RTL FSMD model (Finite State Machine with Datapath buildin) and RTL FSM + DataPath model. From view of RT level design, each digital design consists of a Control<dhanagopal> 在 2025-02-03 上传 | 大小:1kb | 下载:0
[VHDL编程] memory
说明:the memory program are used to design the fpga application for in very log module<dhanagopal> 在 2025-02-03 上传 | 大小:1kb | 下载:0
[VHDL编程] registers
说明:in this coding are used to realize the synties and beherival modeling in vhdl<dhanagopal> 在 2025-02-03 上传 | 大小:2kb | 下载:0
[VHDL编程] statemechine
说明:We are using parameters is the test bench and passing them to the state machine using parameter passing We are using tasks to control the flow of the testbench We are using hierarchical naming to access the state v<dhanagopal> 在 2025-02-03 上传 | 大小:1kb | 下载:0
[VHDL编程] uart
说明:the uart model is used to design the synthies and beherival model in verilog fpga<dhanagopal> 在 2025-02-03 上传 | 大小:1kb | 下载:0
[VHDL编程] clock1
说明:多功能数字钟实现闹铃,整点报时,校时,仿广播电台报时功能-multifuntional digital clock written in verilog<sliversnake> 在 2025-02-03 上传 | 大小:1kb | 下载:0
[VHDL编程] DHT22_v1.1
说明:我以前曾发过V1.0版的,这是此版的修正版v1.1,修正了以前版本中的一个错误,即只能读一个数据后就再也读不出温度数据的错误。 这个是用Quartus II软件写的Verilog HDL语言写的与温湿度传感器DHT2x通信的代码. 里面有详细的注解. 主要用于DHT2x单线总线通信转换为8位并行总线通信,应用于具有外部8位总线访问功能的单片机直接读取温湿度数据. 此程序在EPM7128SLC-10中成功测试. -I' ve<yuantielei> 在 2025-02-03 上传 | 大小:1.04mb | 下载:2
[VHDL编程] tb_tx_modem
说明:test bench for tx modem to make simulation for ofdm based system<jhonny> 在 2025-02-03 上传 | 大小:1kb | 下载:0
[VHDL编程] xilinx_cable
说明:xilinx下载电缆原理图,用于自制下载电缆-xilinx download cable schematic<www> 在 2025-02-03 上传 | 大小:19kb | 下载:0