[VHDL编程] shuzishizhong

说明：用verilog语言写的数字时钟程序 芯片是EP2C8Q208C8-Verilog language used to write the digital clock program chip EP2C8Q208C8
<王鹏> 在 2025-02-07 上传 | 大小：47kb | 下载：0

[VHDL编程] EDAdesigntechnologystopwatch

说明：EDA技术之_秒表的设计 （1）有使能、暂停、继续秒表计数功能 （2）带有异步复位功能 -EDA technology _ stopwatch design (1) enable, pause, resume, stopwatch counting function (2) with asynchronous reset
<yyskar> 在 2025-02-07 上传 | 大小：33kb | 下载：0

[VHDL编程] FPGAPS2interface

说明：FPGA控制的PS/2接口 内容是基于状态机的FPGA控制的PS/2接口 大家看看 不好的提出建议-FPGA-PS2-interface
<gtrs86> 在 2025-02-07 上传 | 大小：133kb | 下载：0

[VHDL编程] vhdl

说明：3分频 器，LED分位译码电路，交通控制器，序列检测器-four programs based on vhdl
<李卓> 在 2025-02-07 上传 | 大小：2kb | 下载：0

[VHDL编程] CLOCK3

说明：时钟与报警器源程序，功能强大，资源少。操作简便-Clock and alarm source, powerful, less resources. Simple
<yangzh> 在 2025-02-07 上传 | 大小：70kb | 下载：0

[VHDL编程] Quartusruanjianrumen

说明：
<hanxue> 在 2025-02-07 上传 | 大小：592kb | 下载：0

[VHDL编程] qj

说明：全加器。使用Vhdl语言实现数字电路全加器功能，算法比较简单，供初学者参考。-Full adder. Digital circuits using Vhdl language full adder function, the algorithm is relatively simple for advanced users.
<xxc> 在 2025-02-07 上传 | 大小：144kb | 下载：0

[VHDL编程] SINGT

说明：简单的正弦信号发生器。利用lpm功能模块设计。-Simple sinusoidal signal generator. Design of functional modules using lpm.
<xxc> 在 2025-02-07 上传 | 大小：795kb | 下载：0

[VHDL编程] 323

说明：VHDL方面的资料，有助于对VHDL有一个了解-VHDL information, facilitate an understanding of VHDL
<黄奇> 在 2025-02-07 上传 | 大小：1.39mb | 下载：0

[VHDL编程] verilog

说明：verilog实现的数字频率计8位数码管输出显示同时矩形波分档输出-verilog implementation of digital frequency meter
<龚俊杰> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] uart

说明：verilog实现的按键控制的串口简单收发通信-verilog implementation simple keypad control, serial communication transceiver
<龚俊杰> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] div_n

说明：verilog占空比50奇偶任意 奇偶任意分频器！包括测试代码-verilog random duty cycle of 50 odd parity arbitrary divider! Including test code
<龚俊杰> 在 2025-02-07 上传 | 大小：1kb | 下载：0