[VHDL编程] convert

说明：当有键盘按下是，将键盘对应的码值转换为对应的通断码-When a keyboard is pressed, the code will convert the value of the corresponding keyboard
<actel> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] segmain

说明：显示模块，由于LED数码管的对键盘通断码的显示-Display module, as LED digital tube off code on the keypad display
<actel> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] ps21

说明：由于7段LED数码管的显示，通过输入，显示出对应的数字的顶层模块-As the 7 LED digital tube display, by entering, showing the corresponding figures
<actel> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] top_module

说明：AES Encryption Algorithm.... This Module gives the basic overview to indicate the flow of AES Algorithim at different stages by associating various Packages to the module-AES Encryption Algorithm.... This Modul
<Syed Shafi> 在 2025-02-07 上传 | 大小：3kb | 下载：0

[VHDL编程] tb_top_module

说明：This Module is the Test Bench for AES Algorithm
<Syed Shafi> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] key_expander

说明：This module is the package deceleration for Key Expander Hardware for each round
<Syed Shafi> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] aes_package

说明：This Module defines all the functions and Signals used at various instances in the algorithm in a package
<Syed Shafi> 在 2025-02-07 上传 | 大小：4kb | 下载：0

[VHDL编程] aes_decrypt

说明：This the Top Module for AES Decryption algorithm-This is the Top Module for AES Decryption algorithm
<Syed Shafi> 在 2025-02-07 上传 | 大小：3kb | 下载：0

[VHDL编程] test_dec1

说明：This Module creates the test Bench for AES Decryption Algorithm
<Syed Shafi> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] eda

说明：利用ATMEL公司的QUETUSii软件编写的verilog语言程序，实现一个带复位、调整时间功能的电子钟，以数码管显示时间，调整时间时调整位闪烁-ATMEL Corporation QUETUSii using software written in verilog language program, the realization of a zone reset, adjust the time function of the el
<秦玉龙> 在 2025-02-07 上传 | 大小：1.52mb | 下载：0

[VHDL编程] FPGA_diaodianbaocunchegnxu

说明：FPGA掉电保存程序，用于fpga掉电后如何让程序保存-FPGA power-down save the program for fpga power-down procedures for how to save after
<wjz> 在 2025-02-07 上传 | 大小：184kb | 下载：0

[VHDL编程] asyncwrite

说明：FPGA异步时序转同步时序模块 位宽（bit） -FPGA asynchronous transfer timing synchronization timing module Width (bit)
<赵栩> 在 2025-02-07 上传 | 大小：1kb | 下载：0