[VHDL编程] FIR_lowpass

说明：一个FIR低通滤波器的fpga源码，可以应用于通信调制成型滤波器参考代码-A FIR low-pass filter in the fpga source code, can be used in the communication reference code modulation shaping filter
<右下角> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] interpolate4

说明：调制信号后4倍内插的verilog代码，用于基带成型滤波器输入数据-4 times after modulation signal interpolation verilog code, used to baseband shaping filter input data
<右下角> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] dfe_filter

说明：DEF算法的FIR滤波器verilog代码，内有乘法器IP核，可直接仿真使用-DEF algorithm for FIR filter verilog code with multiplier IP core, can be directly used simulation
<右下角> 在 2025-01-13 上传 | 大小：2kb | 下载：0

[VHDL编程] Steppermotor-VHDL

说明：Stepper motor positioning control system VHDL program and simulation
<Richie_Zen> 在 2025-01-13 上传 | 大小：5kb | 下载：0

[VHDL编程] 06_lcd7_touch

说明：基于7Z010的触摸屏驱动程序.开发板使用的是Xilinx公司的Zynq7000 系列的芯片， 型号为XC7Z010-1CLG400C， 400 个引脚的 FBGA 封装。 ZYNQ7000 芯片可分成处理器系统部分 Processor System（PS） 和可编程逻辑部分 Programmable Logic（PL）。 在 AX7010 开发板上，ZYNQ7000 的 PS 部分和 PL 部分都搭载了丰富的外部接口和设备
<johu> 在 2025-01-13 上传 | 大小：60.88mb | 下载：0

[VHDL编程] seg7_verilog

说明：七段式LED数码管驱动，Verilog源码，FPGA开发学习。硬件描述语言基础学习。-LED driver
<曹振吉> 在 2025-01-13 上传 | 大小：3.26mb | 下载：0

[VHDL编程] ctrl_fft

说明：快速傅里叶变换的verilog 模块，经测试可用，之前用过。- U5FEB u901F u5085 u91CC u53F6 u53D8 u6362 u7684verilog u6A21 u5757 uFF0C u7ECF u6D4B u8BD5 u53EF u7528 uFF0C u4E4B u524D u7528 u8FC7 u3002
<徐林> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] uartfifo

说明：串口通信例程，使用FIFO数据缓存。Verilog源码，基于FPGA的uart开发，加深理解。-uart communication
<曹振吉> 在 2025-01-13 上传 | 大小：250kb | 下载：0

[VHDL编程] verilogsram

说明：SRAM 读写实验，SRAM存储器的读写操作，Verilog源码有助于提高代码coding能力。使用例程。-SRAM write and read
<曹振吉> 在 2025-01-13 上传 | 大小：81kb | 下载：0

[VHDL编程] verilogiic1121

说明：IIC通信Verilog源码，基于FPGA的IIC时序，有助提高对串行通信的认识。-IIC communication
<cao_sir> 在 2025-01-13 上传 | 大小：464kb | 下载：0

[VHDL编程] fft

说明：快速傅里叶变换用verilog语言写的模块，，可以从中可以得到点思路-Fast Fourier transform verilog module, the experiment is available, you can get some ideas
<徐林> 在 2025-01-13 上传 | 大小：2kb | 下载：0

[VHDL编程] iprecieve

说明：udp协议的ipreceive模块，用verilog写的，思路很明确-Udp agreement ipreceive module, written with verilog, the idea is clear
<徐林> 在 2025-01-13 上传 | 大小：2kb | 下载：0