资源列表

« 1 2 ... .28 .29 .30 .31 .32 1433.34 .35 .36 .37 .38 ... 4311 »

[VHDL编程crc_tool

说明:用c编写的自动生成并行crc处理的verilog代码的工具-Automatically generate the verilog code to parallel crc processing tools written with c
<wangxin> 在 2025-03-03 上传 | 大小:55kb | 下载:0

[VHDL编程prbs

说明:高速并行数据伪随机化模块,包括发送侧的随机化和接收侧的去随机化,以及测试模块-High-speed parallel pseudo-random data modules, including randomized and receive side of sending side to randomization, and the test module
<wangxin> 在 2025-03-03 上传 | 大小:9kb | 下载:0

[VHDL编程m_seq

说明:用VHDL代码编写的m序列发生器,包含发生器和测试用例模块-M sequence generator written in VHDL code, including the generator and the test case module
<wangxin> 在 2025-03-03 上传 | 大小:2kb | 下载:0

[VHDL编程agc

说明:无线通信中接收侧自动增益控制模块的vhdl代码实现-Receive side of the AGC module vhdl code for wireless communications
<wangxin> 在 2025-03-03 上传 | 大小:6kb | 下载:0

[VHDL编程cic-1

说明:cic滤波器2倍抽取verilog代码及testch-cic filter decimation verilog code and testch
<黄远望> 在 2025-03-03 上传 | 大小:2kb | 下载:0

[VHDL编程lms

说明:文件中为lms算法的ise工程,其中包含了lms算法的fpga实现的verilog程序以及testbench,很好的在FPGA上实现了lms算法,还有一些调试程序的总结-Ise project file for lms algorithm, which contains the lms algorithm fpga verilog program to achieve and testbench good lms algorithm i
<黄远望> 在 2025-03-03 上传 | 大小:2.68mb | 下载:1

[VHDL编程multiplier

说明:8*8的乘法器基于quartus2的显示文件,其中使用了门电路和全加器来实现的,全加器用以实现进位运算,由于是第一次上传文件,这个是基于quartus2的显示文件-8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations
<> 在 2025-03-03 上传 | 大小:2kb | 下载:0

[VHDL编程EX28_CPLD

说明:Quartus编程环境下,DSP5509与CPLD的通信过程,用VHDL来编写的。-The connection between DSP and CPLD
<> 在 2025-03-03 上传 | 大小:197kb | 下载:0

[VHDL编程multiplier

说明:8*8的乘法器,其中使用了门电路和全加器来实现的,全加器用以实现进位运算,-8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations
<> 在 2025-03-03 上传 | 大小:2kb | 下载:0

[VHDL编程add

说明:16位的加法器,全加器,有效的利用了门电路用以实现全加器的进位-16 of the adder, full adder and effective use of the gate for the binary full adder
<> 在 2025-03-03 上传 | 大小:1kb | 下载:0

[VHDL编程qpsk

说明:用ISE10.1 实现的简单qpsk功能实验-qpsk lab achviment
<wensely> 在 2025-03-03 上传 | 大小:75kb | 下载:0

[VHDL编程120606003

说明:count program written by verilog code
<Chau> 在 2025-03-03 上传 | 大小:12.14mb | 下载:0
« 1 2 ... .28 .29 .30 .31 .32 1433.34 .35 .36 .37 .38 ... 4311 »

源码中国 www.ymcn.org