[VHDL编程] vhdl分频器设计

说明：vhdl分频器设计，用quartus软件偏写，可进行时钟的分频。(Design of VHDL frequency divider)
<YXT800 > 在 2024-12-29 上传 | 大小：273kb | 下载：0

[VHDL编程] vhdl译码显示器设计

说明：vhdl译码显示器设计，用quartus2软件编写，可实现数码管的显示译码功能。(VHDL decipher display design, written in quartus2 software, can realize the display and decoding function of the digital tube.)
<YXT800 > 在 2024-12-29 上传 | 大小：7.32mb | 下载：0

[VHDL编程] Rawski

说明：two papers explains how to use fir filter by optimisation
<mamine2ia > 在 2024-12-29 上传 | 大小：496kb | 下载：0

[VHDL编程] LED_DISP

说明：输入时钟4MHz，分频至1Hz，对时钟计数，LED显示输出，加使能EN和复位RST(Input clock 4MHz, frequency division to 1Hz, clock count, LED display output, add enable EN and reset RST)
<MmDawN > 在 2024-12-29 上传 | 大小：1.51mb | 下载：0

[VHDL编程] Hydrangeas

说明：ferferf erferfref yhythy wedwefwefwefwefw grtgertegwerg
<haris_gr_blue > 在 2024-12-29 上传 | 大小：579kb | 下载：0

[VHDL编程] modelsim se 10.1a crack

说明：Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。(Mentor's ModelSim, the industry'
<冰激凌很牛 > 在 2024-12-29 上传 | 大小：511kb | 下载：0

[VHDL编程] compterdiviseurfsm

说明：FSM VHDL comportemental
<francois25 > 在 2024-12-29 上传 | 大小：720kb | 下载：0

[VHDL编程] Lab4

说明：布斯(Booth)乘法器是一種透過編碼後再運算所得到較佳效能乘法器 請嘗試描述說明 1. 布斯乘法器原理 2. 布斯乘法器組成架構 3. 並嘗試完成布斯乘法器(The Booth multiplier is a better performance multiplier that is encoded and then computed Please try to describe the descr iption 1. B
<dhfryytj > 在 2024-12-29 上传 | 大小：67kb | 下载：0

[VHDL编程] Ethernet_usd_send_quartus

说明：Ethernet_UDP_send_quartus
<孤烟> 在 2024-12-29 上传 | 大小：125kb | 下载：0

[VHDL编程] vip_ex1

说明：特权FPGA开发板上的例程，PLL初始化配置和LED点灯(The routines on the privileged FPGA development board, the PLL initialization configuration and the LED light)
<Ienovo> 在 2024-12-29 上传 | 大小：3.01mb | 下载：0

[VHDL编程] vip_ex2

说明：特权同学开发板上的例程，DDR2控制器集成与读写测试(The routines on the privileged students' development board, DDR2 controller integration and reading and writing tests)
<Ienovo> 在 2024-12-29 上传 | 大小：538kb | 下载：0

[VHDL编程] counter

说明：1. 支持递增/递减/增减可配置 2. 支持计数器使能可配置 3. 支持8位计数器(Add mode, subtraction, add and subtract mode, hold mode)
<Coum> 在 2024-12-29 上传 | 大小：24kb | 下载：0