[VHDL编程] binary2bcd

说明：This build is for developing a "binary-to-BCD" converter for use in // displaying numerals in base-10 so that people can read and interpret the // numbers more readily than they could if the numbers were displayed in
<陈朋> 在 2024-12-30 上传 | 大小：41kb | 下载：0

[VHDL编程] DaFilter

说明：/* This program generates the DApkg.vhd file that is used to define * the DA filter core and gives its parameters and the contents of the * Distributed Arithmetic Look-up-table "DALUT" according to the DA algorit
<陈朋> 在 2024-12-30 上传 | 大小：15kb | 下载：0

[VHDL编程] DCT_vhdl

说明：IDCT-M is a medium speed 1D IDCT core -- it can accept a continous stream of 12-bit input words at a rate of -- 1 bit/ck cycle, operating at 50MHz speed, it can process MP@ML MPEG video -- the core is 100％ synthesi
<陈朋> 在 2024-12-30 上传 | 大小：10kb | 下载：0

[VHDL编程] Shifters_vhdl

说明：-- Title : Barrel Shifter (Pure combinational) -- This VHDL design file is an open design you can redistribute it and/or -- modify it and/or implement it after contacting the author -- You can check the draft licen
<陈朋> 在 2024-12-30 上传 | 大小：2kb | 下载：0

[VHDL编程] cf_interleaver2

说明：interleaver即交织器，里面包含有C,VHDL,VRILOG HDL三种语言写的交织器, 包括各种各样的组合达六七十种，描写详尽，是一个难得的学习交织器的材料 -interleaver that interleaver, which contains C, VHDL, VRILOG HDL three languages to write the interleaver, including a variety of c
<陈朋> 在 2024-12-30 上传 | 大小：352kb | 下载：0

[VHDL编程] mdct.tar

说明：这是06年4月刚刚完成的程序，从opencore.org下载而来。用vhdl语言描写，以及matlab仿真，testbench，以及在xinlinx上的综合。 The MDCT core is two dimensional discrete cosine transform implementation designed for use in compression systems like JPEG. Architecture
<陈朋> 在 2024-12-30 上传 | 大小：1.69mb | 下载：0

[VHDL编程] fpu_v18

说明：<Floating Point Unit Core> fpupack.vhd pre_norm_addsub.vhd addsub_28.vhd post_norm_addsub.vhd pre_norm_mul.vhd mul_24.vhd vcom serial_mul.vhd post_norm_mul.vhd pre_norm_div.vhd serial_div.vhd
<陈朋> 在 2024-12-30 上传 | 大小：466kb | 下载：0

[VHDL编程] System09

说明：BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chip Designed with Xilinx XC2S300e Spartan 2+ FPGA. Implemented With BurchED B5-X300 FPGA board, B5-SRAM module, B
<陈朋> 在 2024-12-30 上传 | 大小：596kb | 下载：0

[VHDL编程] xljc

说明：文件列表(日期：2006090517~2009021104)
<孙彬> 在 2024-12-30 上传 | 大小：12kb | 下载：0

[VHDL编程] VerilogHDLICdesign

说明：精通VerilogHDL：IC设计核心技术实例详解-proficient VerilogHDL : IC design example explanation of the core technology
<haha> 在 2024-12-30 上传 | 大小：509kb | 下载：0

[VHDL编程] RSSI_contr

说明：VerilogHDL.自动增益控制模块中产生控制电压的部分-VerilogHDL. Automatic Gain Control Module have some control voltage
<ww> 在 2024-12-30 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd_controlveriloghdl

说明：使用Ｖeriolog hdl 编写手机屏测试程序．-Veriolog hdl prepared to use cell phone screen test.
<张毅> 在 2024-12-30 上传 | 大小：2kb | 下载：0