[VHDL编程] VHDLyushizgp

说明：《VHDL与数字电路设计》配套光盘,可以实际调用-err
<alextuo> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] jisuanqi

说明：用VHDL语言实现通用计算器设计，MUXPLUS2软件仿真验证-Implementation using VHDL language design generic calculator, MUXPLUS2 software simulation to verify
<DAVID> 在 2025-02-07 上传 | 大小：1.02mb | 下载：1

[VHDL编程] s1_core.tar

说明：SPARC model verilog HDL
<sam3001> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] Exp8-GAME

说明：FPGA小游戏，代码内部说明清晰，可自习斟酌-FPGA game, code clarity of internal notes, as appropriate, to study
<yangcheng> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] STDP602x-DP-HDMI-VGAtoLVDS

说明：Datasheet for Genesis Microchip STDP602x-DP,HDMI,VGAtoLVDS
<Denis> 在 2025-02-07 上传 | 大小：1.02mb | 下载：1

[VHDL编程] multiply_shift_add

说明：基于移位相加运算的乘法器设计，multiply_shift_add中包含了完整的设计工程文件，可在Xilinx ISE中运行-Adding operation based on shift on time-multiplier design, multiply_shift_add contains the complete design engineering documents, Xilinx ISE in running
<chenlan> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] verilog

说明：Verilog学习例程：4位二进制数的乘法器、5分频器、8位数据寄存器、8位移位寄存器、边沿D触发起门级设计、边沿D触发器行为级设计、同步计数器、异步计数器-Verilog learning routines: 4-bit binary number multiplier, 5 dividers, 8-bit data registers, 8-bit shift register, edge-triggered D gate-leve
<城管111> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] FFT288

说明：本部分是128点的fft,经过了modelsim的仿真验证.里面采用了华莱士树等结构,整体结构采用2-It is 128 point fft,which has been verificated in the modelsim.In the verilog code ,we use hulaishi tree.we use 288 architecture to complete it.
<gaod> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] .tranfervw

说明：一款可以生成.vwf的小软件 对编写verilog语言很有用-a software for vwf file of verilog code programming
<贺铮> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] ICC_

说明：用FPGA实现了对IIC器件AT24C02的读写操作。系统上电后先读取AT24C02内部的数据，然后不断写入改变的新数据，数据的变化显示在数码管上。-The operation of reading and writing the IIC device AT24C02 by FPGA has been come true.When the system powered on FPGA reads the internal data of
<王方秋> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] dingceng

说明：简单的地铁售票系统，可以实现1元，2元，5元投币，自选票数-Simple subway ticketing system that can achieve 1 yuan, 2 yuan, 5 yuan coin, optional Votes
<沫沫> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0

[VHDL编程] shizhong

说明：在Quartus II 环境下利用Verilog语言编写的时钟程序，包含模块化器件和仿真波形-In the Quartus II environment, use Verilog language clock procedures, including modular devices and simulation waveforms
<daijunyu> 在 2025-02-07 上传 | 大小：1.02mb | 下载：0