资源列表
[VHDL编程] XAUI-Hspice[1]
说明:10G 附属单元接口 ( standard for XGMII) 的实现-10G Attachment Unit Interface realized by hspice<zhouli> 在 2025-02-06 上传 | 大小:1.15mb | 下载:0
[VHDL编程] FPGA-and-DS18B20
说明:FPGA与测温芯片DS18B20的通信实现,用verilog语言编写。有实际验证过的工程,有实验报告,有DS18B20的资料,适合快速了解。-FPGA chip with the DS18B20 temperature achieved with verilog language. Verified with the actual project, there are experimental reports, the DS18B20<r> 在 2025-02-06 上传 | 大小:1.15mb | 下载:1
[VHDL编程] Verilog-uart
说明:Verilog状态机实现的串口串口收发模块 -Verilog state machine for uart<fu> 在 2025-02-06 上传 | 大小:1.15mb | 下载:0
[VHDL编程] NoSocAdau1761_zyz
说明:在Zedboard上测试Adau1761录放音 郑郁正 1. 这个项目来自网上:Zedboard_d base_project。 2. 项目不是vivado工程,而是ise工程。 3. 项目的功能是将PC机播放的声音从Zedboard的Line In声音口输入,从耳机口输出。 4. 不支持话筒输入,也就是Micphone不起作用。 5. 不支持LineOut喇叭口输出。 6. 输出音量可以通过sw0、s<郑郁正> 在 2025-02-06 上传 | 大小:1.15mb | 下载:0
[VHDL编程] Traffic-Light-Controller
说明:Traffic Lights controller in 5 state<tattam> 在 2025-02-06 上传 | 大小:1.15mb | 下载:0
[VHDL编程] encode_cell
说明:ISE14.7平台,实现verilog的8b10b编解码。(verilog in ise for 8b10b decode and incode)<落叶无情1992 > 在 2025-02-06 上传 | 大小:1.15mb | 下载:0
[VHDL编程] my_sdram_mdl
说明:此功能为altera fpga 的sdram 控制器,串口接收与发送(This feature altera fpga sdram controller, serial port to receive and send)<flyhouse112 > 在 2025-02-06 上传 | 大小:1.15mb | 下载:0