[VHDL编程] 74HC161

说明：74ls161 基于verilog语言的实现 源程序在压缩包的hdl文件夹中-74ls161 language based on the realization of verilog source package in compressed folder hdl
<曹旭> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] ALU

说明：这个是我的数字电路设计报告，利用了vhdl语言制作了一个n位的可配置alu器件，实现了一些基本的功能，附有完整的报告及代码，我没有对我的信息进行删除，是希望大家能够诚实的利用这个代码，提高自身本领。-This is my digital circuit design report, using the vhdl language produced an n-bit alu device can be configured to achi
<de de> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] led_control

说明：本实验箱采用的液晶显示屏内置的控制器为SED1520，点阵为122×32，需要两片SED1520组成，由E1，E2分别选通，以控制显示屏的左右两半屏。图形液晶显示模块有两种连接方式，一种为直接访问方式，一种为间接访问方式。本实验采用直接控制方式。 直接控制方式就是将液晶显示模块的接口作为存储器或I/O设备直接挂在计算机总线上。计算机通过地址译码器控制E1和E2的选通；读/写操作信号R/W有地址线A1 控制，命令/数据寄存器选择
<yangxiao> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] FFT

说明：FFT的FPGA实现，使用verilog实现-FFT FPGA
<libing> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] BCD

说明：Binary-Coded Decimal source code
<Huang> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] lywpass

说明：停车场的计时计费自动显示电路的EDA的VHDL语言课程设计-The parking lot of the timing and charging automatically show circuit EDA VHDL language curriculum design
<李志> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] AudioVideoConfig

说明：实现音频和视频器件的配置。器件使用的使Altera FPGA，配置方式使用乐I2C接口。-The configuration of audio and video devices. The device used in Altera FPGAs, configured to use the music I2C interface.
<qiumh> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] uart2bus_latest

说明：用于fpga并口连接的工程哈，请大家支持一下-For fpga parallel port connection works Kazakhstan, support for what
<sun> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] uart

说明：串口通信时初学FPGA者必须要掌握的基础知识，这里给出了UART通信的VHDL代码，以及仿真测试文件。-A serial port communication beginner to must master the basic knowledge of FPGA, UART communication VHDL code is given here, and the simulation test files
<lirui> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] temp

说明：基于FPGA的一个温度传感系统 用verilog语言编写 基于basys2开发板-FPGA verilog basys2
<赵安江> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] mu0

说明：基于Xilinx Spartan6的 一个简单的CPU MU0 VHDL-Based on a simple CPU Xilinx Spartan6 of MU0 VHDL
<康二栋1号> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0

[VHDL编程] SegSimplified

说明：本工程使用verilog HDL和vivado2014集成开发环境实现利用xilinx Basys3开发板上4位数码管显示从0到9999的计数器功能。-This project uses verilog HDL to realise counting 0 to 9999 on the 7-seg LED loaded on Xilinx Basys3 board.
<姚罡> 在 2025-02-06 上传 | 大小：1.15mb | 下载：0