[VHDL编程] Verilog教材(夏宇聞)

说明：
<lmh870401> 在 2009-09-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] led_horse

说明：跑马灯led_horse vhdl cpld\fpga-led_horse vhdl cpld\fpga
<zhx> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] Verilog_Designing

说明：Verilog设计教程（夏宇闻）。 北京航空航天大学经典教程。-Verilog Designing (Xia Yuwen). A classical book of Beijing University of Aeronautics and Astronautics.
<Lee> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] MapAlgorithm

说明：However, turbo equalizers can be computationally complex and hence require significant power consumption. In this paper, we present an energy-efficient VLSI architecture for such linear turbo equalizers. Key architectu
<suresh> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] Chinese_version_of_Verilog_notes

说明：Chinese version of Verilog notesVerilog讲义中文版-Chinese version of Verilog notesVerilog handout Chinese
<uucal> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] stop_watch_1kHz

说明：stop_watch vhdl code
<urbanmyth> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] output_10014537

说明：XINLIX SPORTAN3 FPGA 可在数码管上显示滚动的数字，可自由设置，程序设计时钟分频等-XINLIX SPORTAN3 FPGA in the digital tube display scroll figures can be set free, program design clock divider, etc.
<TSWC> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] final

说明：实现16阶的fir滤波器，分模块例化并且最终以原理图的形式实现并仿真-Fir filter stage 16, sub-module instantiation and eventually realized in the form of schematics and simulation
<唐江平> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] paobiao

说明：数字跑表，实现分秒模块，一份独创的代码程序，请大家下载，-this is a good thing
<wedfq> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] USB

说明：使用标准VHDL编写的USB协议，可在CPLD或FPGA上实现USB功能。-use VHDL to implement USB protocol, which can be used in CPLD or FPGA
<林铎> 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] vhdl

说明：10秒计数器模块ＶＨＤＬ源程序，在FPGA中实现计数器功能(10 seconds counter module VHDL source code, in FPGA realize counter function)
<cainiaolaoda > 在 2025-02-05 上传 | 大小：1.25mb | 下载：0

[VHDL编程] manual

说明：MACHXL Software User's Guide 1993 Advanced Micro Devices, Inc.
<yoe > 在 2025-02-05 上传 | 大小：1.25mb | 下载：0