[VHDL编程] timeclock

说明：基于FPGA实现的简单的时钟，只具有时钟的基本功能。-FPGA-based realization of the simple clock, only the basic functions of the clock.
<bluesky428> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] project_Giovanni_DAliesio

说明：code for accumulator multiplier
<maysaa> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] multiplier

说明：this document describe a 8 * 8 bits mutiplier with vhdl using booth algorithm and shown all parts of implementing this ip by ise software
<seif> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] sin_cos

说明：基于FPGA的CORDIC算法实现，语言Verilog。8位位宽-FPGA-based CORDIC algorithm, language Verilog. 8-bit wide
<Filter> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] key_16

说明：用verilog写的4*4矩阵键盘代码，具有扫描速度快等优点。-Verilog write with 4* 4 matrix code with scanning, keyboard speed, etc.
<jin> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] AES

说明：FPGA Implementation of AES Encryption and Decryption
<lrx> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] shilidaima(Altera_Verilog)

说明：(Altera_Verilog)示例代码，里面有8个学习FPGA的基础例子-(Altera_Verilog) sample code, there are eight examples of the basis for learning FPGA
<林> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] intro_to_quartus2_chinese

说明：这个是介绍CPLD/FPGA的开发环境quartus2的文章，对初学者及开发人员应该会有一定的帮助。-This is to introduce the CPLD/FPGA development environment quartus2 in the article, there should be some help for beginners and developers.
<高鹏> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] DDS

说明：一个DDS的程序，很有用，可以产生频率可控的正弦波-A DDS program is useful, can produce controllable frequency sine wave
<Engr.Echo> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] ADS830E

说明：ADS830是高速采集芯片，这个是基于FPGA做采集任务。并画有830的电路图，比较齐全。-ADS830 chip high-speed acquisition, the FPGA-based acquisition task. 830 circuit diagram picture of a relatively complete.
<huyanhong> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] SoftDrink

说明：用Verilog编写的自动售货机控制程序，在cyclon DE2开发板上测试通过，建议用Quartus 10.1编译。-Vending machine control program written using Verilog test by in cyclon DE2 development board, we recommend using Quartus 10.1 compiler.
<Cristie> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0

[VHDL编程] Timing_Constraints_and_Optimization

说明：SYSNOSYS公司给的关于数字后端时序分析的资料，对于学习数字设计有非常大的帮助，讲得非常全面-SYSNOSYS company gives back timing analysis on digital information, for learning digital design has a very big help, speak very comprehensive
<linhanxiong> 在 2025-01-31 上传 | 大小：1.97mb | 下载：0