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[VHDL编程] vhdlClock
说明:VHDL编写的电子时钟程序,经仿真正确,包含源码-Electronic clock program written in VHDL, the simulation is correct, including source code<liaojiawen> 在 2025-01-31 上传 | 大小:1.99mb | 下载:0
[VHDL编程] SVA-script
说明:一个自己总结的systemverilog assertion读书笔记,基本上systemverilog assertion的语法比较全。简单易懂。适合SVA入门。-systemverilog assertion scr ipt<张松> 在 2025-01-31 上传 | 大小:1.99mb | 下载:1
[VHDL编程] DDS_signal_genarator
说明:这是一个利用verilog语言编写的信号发生器的例子,值得参考-this is a code about signal generator by VIERILOG LANGUAGE!<zhangxiaoqiang> 在 2025-01-31 上传 | 大小:1.99mb | 下载:0
[VHDL编程] Zynq-7000-for-Hardware-Engineers
说明:Zynq-7000硬件工程师step by step教程-Zynq-7000 Extensible Processing Platform Design Workshop for Hardware Engineers<yin> 在 2025-01-31 上传 | 大小:1.99mb | 下载:0