[VHDL编程] fpga

说明：大量VHDL语言的实例，很多都是非常经典的例子，是我学习FPGA过程中不断积累的。-VHDL example of a large number of languages, many of them are very classic example is the process I am constantly learning FPGA accumulated.
<但的东> 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] FPFA-DSP

说明：FPGA可以实现DSP算法，本材料提供了详细的实现方法，对原理与实现给出清晰的思路，是FPGA开发参考的好资料。-FPGA can implement DSP algorithms, this material provides a detailed implementation methods, theory and implementation gives a clear idea is a good reference infor
<老五> 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] uartverilog

说明：自己改的一个串口程序的代码，可以通信- It ourselves a serial program code, can communication。。。。
<曾浩> 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] UART_test

说明：EP2S90 进行RS232 通信的一种高效率算法的程序-An efficient algorithm for EP2S90 RS232 communication procedures
<fengdasa> 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] pinlvji

说明：数字电路课程设计，原理图实现设计一个频率计-Digital circuit design, schematic design to achieve a frequency meter
<王威> 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] vga_dis_module

说明：VGA接口通信程序，欢迎大家下载交流！使用时需要修改对应引脚~-VGA interface communication program, are welcome to download the exchange! Need to be modified when using the corresponding pin ~
<李嘉琪> 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] DE1_SoC_Audio

说明：声音录制、播放的Verilog代码，用于Altera Cyclone V SOC. 写时适配的是DE1-SOC开发板。-Audio recording and playing code for Altera Cyclone V SOC FPGA. Code was designed for DE1-SOC development board, but could be reference for other boards.
<比鼻> 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] uart

说明：用verilog语言编写的串口读写程序，波特率可调，亲测可用。-this is a program for UART by verilog, which is useful.
<xuliming> 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] main

说明：嵌入式系统加密的FPGA实现源码，可直接用于工程(Embedded system encryption FPGA implementation source code, can be used directly for the project)
<松哥HIT > 在 2025-01-20 上传 | 大小：3.24mb | 下载：0

[VHDL编程] CPU_16bit

说明：一个五段流水的16位cpu vhdl源码，可综合也可仿真(A five section of the 16 bit CPU VHDL source code, can be integrated can also be simulated)
<sunrihui > 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] dds6_ise12migration

说明：以DE2为开发平台，采用Veriolg语言编程，实现了DDS信号输出，频率，步进，波形输出均可调，采用Modelsim以及FPGA内嵌逻辑分析仪验证设计的正确性，可以满足一定的工程需求。(With DE2 as the development platform and Veriolg language programming, the DDS signal output, frequency, step and waveform out
<小小猪猪猪 > 在 2025-01-20 上传 | 大小：3.25mb | 下载：0

[VHDL编程] S05_example_Network

说明：vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)
<kernelstory> 在 2025-01-20 上传 | 大小：3.24mb | 下载：1