[VHDL编程] S6_VGA

说明：程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色， 可以使用嵌入式逻辑分析仪观测信号；-Program implementation functions are displayed on color VGA display stripes, a total of 8 colors, you can use the embedded logic analyzer observation signal
<shi> 在 2025-01-20 上传 | 大小：3.22mb | 下载：0

[VHDL编程] zy4668_music

说明：本源码实现了用VHDL语言设计音乐播放器-This source code implements the design using VHDL language music player
<张楠> 在 2025-01-20 上传 | 大小：3.22mb | 下载：0

[VHDL编程] O_DDS_PHASE

说明：包括了DDS设计的全部源码，其中相位和频率均可调，可直接应用于sopc/fpga设计中-DDS design includes all the source code, which can be adjusted for phase and frequency can be directly applied to sopc/fpga design
<anchor> 在 2025-01-20 上传 | 大小：3.21mb | 下载：0

[VHDL编程] shudianshiyan

说明：数字电路与逻辑设计实验编程，包含多功能电子钟程序，实用，简易-Digital circuits and logic design experiments programming, including multi-function electronic clock procedures, practical, simple
<sunnxbest> 在 2025-01-20 上传 | 大小：3.21mb | 下载：0

[VHDL编程] color_vga.tar

说明：VGA DIsplay control. which reads pixel data stored in coregen on fpga and displays image on monitor using VGA
<Minesh> 在 2025-01-20 上传 | 大小：3.21mb | 下载：0

[VHDL编程] cpu

说明：8位实验CPU设计利用设计好的指令系统，编写汇编代码，以便测试所有设计的指令及指令涉及的相关功能。设计好测试用的汇编代码后，然后利用Quartus II软件附带的DebugController,编写汇编编译规则。接着，利用DebugController软件把汇编编译之后的二进制代码置入到所采用的存储器中，并对设计好的8位CPU进行测试。-Eight experiments designed CPU design using the in
<Bingo> 在 2025-01-20 上传 | 大小：3.22mb | 下载：0

[VHDL编程] vga_cd

说明：用verilog编写计数程序，在VGA上显示的，适合VGA的初学者。测试平台DE0 。-Counting program written in verilog, displayed on the VGA, VGA suitable for beginners. Test platform DE0.
<黄俊> 在 2025-01-20 上传 | 大小：3.22mb | 下载：0

[VHDL编程] IDT7005

说明：双端口静态RAM的VHDL程序，具体芯片型号为IDT7005-DUAL-PORT STATIC RAM
<shufengxiong> 在 2025-01-20 上传 | 大小：3.22mb | 下载：0

[VHDL编程] ethernet

说明：在xilinx用verilog实现工业以太网的全部文件-industrial ethernet in xilinx
<姜智> 在 2025-01-20 上传 | 大小：3.22mb | 下载：0

[VHDL编程] AGC

说明：使用FPGA完成AGC 自动增益的代码，适合初学者-FPGA to complete the use of AGC automatic gain code, suitable for beginners
<zhouxiao> 在 2025-01-20 上传 | 大小：3.22mb | 下载：0

[VHDL编程] uart

说明：串口通信，verilog实现FPGA的串口通信，包括发送与接收-Serial communication, Verilog achieve FPGA serial communication, including sending and receiving
<zou> 在 2025-01-20 上传 | 大小：3.22mb | 下载：0

[VHDL编程] buzzer_piano

说明：实现一个简单的钢琴功能。按下按键K1~K6，BUZZER分别发出DO、RE、ME、FA、SO、LA六个音符。-To achieve a simple piano function. Press the keys K1 ~ K6, BUZZER issued DO, RE, ME, FA, SO, LA six notes.
<谢炀> 在 2025-01-20 上传 | 大小：3.21mb | 下载：0