[VHDL编程] MyProject

说明：3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3，原理图源文件保存在MyProject目录中，为138decoder.gdf，另有我写的实验报告，呵呵，适合仿真入门-3-8 decoder simulation. Selected in this experiment simulation software is MAX+ Plus II Version 9.3, schematic so
<zhang> 在 2025-01-20 上传 | 大小：219kb | 下载：0

[VHDL编程] FPGAdesignrule

说明：一个很好的讲稿，希望大家多提意见，呵呵。-A very good scr ipt, hope that we do so, huh, huh.
<liujakie> 在 2025-01-20 上传 | 大小：903kb | 下载：0

[VHDL编程] an501_design_example

说明：PWM文件 用于CPLD，学习如何用VHDL语言写程序-PWM files for CPLD, learn how to write VHDL language program
<xiaox> 在 2025-01-20 上传 | 大小：279kb | 下载：0

[VHDL编程] fir_16

说明：fir滤波器-verilog，基于verilog的fir滤波器源码-fir filter-verilog, the fir filter based on the Verilog source code
<zhc> 在 2025-01-20 上传 | 大小：725kb | 下载：0

[VHDL编程] cymometer

说明：采用VerilogHDL语言编写的数字频率计-VerilogHDL languages using digital frequency meter
<cherry> 在 2025-01-20 上传 | 大小：830kb | 下载：0

[VHDL编程] FIR_VHDL

说明：FIR滤波器的VHDL代码,可以修改冲击函数的值-FIR filter VHDL code can modify the impact of the value function
<李扬> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] LOCK

说明：基 于FPGA的电子密码所 设计,有详细的设计思路以及部分代码-FPGA-based electronic password by design, detailed design and some code
<李扬> 在 2025-01-20 上传 | 大小：220kb | 下载：0

[VHDL编程] VHDLjiaotongdeng

说明：有关毕业设计交通灯的ＶＨＤＬ设计，包括源码程序和仿真图形相关报告。-Traffic lights on the graduation project of VHDL design, including source code and simulation procedures related to the report graphics.
<乐乐> 在 2025-01-20 上传 | 大小：1.49mb | 下载：0

[VHDL编程] DDR_SDRAM_controller

说明：DDR SDRAM控制器的VHDL源代码，含详细设计文档。 The DDR, DCM, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Cl
<xbl> 在 2025-01-20 上传 | 大小：129kb | 下载：0

[VHDL编程] 16bit_FFT

说明：16点FFT的VHDL源代码，含详细设计文档。-16:00 FFT of the VHDL source code, including detailed design documents.
<xbl> 在 2025-01-20 上传 | 大小：683kb | 下载：0

[VHDL编程] jia

说明：2FSK调制功能，欢迎下载使用。不用谢了-2FSK modulation function, welcomed the download. You re welcome a
<jiji> 在 2025-01-20 上传 | 大小：601kb | 下载：0

[VHDL编程] 4bit_buma_adder

说明：Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。-Verilog operation: the source code to write their own input, complementary code output by the state machine to control the four ad
<wizard> 在 2025-01-20 上传 | 大小：2kb | 下载：0