[VHDL编程] cascaded-muliplier

说明：Verilog based for cascaded multiplier design-Verilog based for cascaded multiplier design
<pravat> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] e26-(1)

说明：VHDL写的控制步进电机24byj48的小程序.验证可用.不过还有待改进-Control stepper motor 24byj48 of VHDL to write small programs. Verify available, but could be improved
<木阮清> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] ad7928

说明：ad7928的采集控制，用verilog HDL语言编写，已在测试板上测试程序。-Ad7928 collection control, use verilog HDL language, and has set up a file in the test board test procedure.
<金伟> 在 2024-10-07 上传 | 大小：1024 | 下载：1

[VHDL编程] VHDL_light

说明：设计一个交通灯： 初始四个方向的红灯全亮。延时1秒。 东西方向绿灯亮，南北方向红灯亮。延时5秒。 东西方向黄灯闪，南北方向红灯亮。延时2秒。 东西方向红灯亮，南北方向绿灯亮。延时5秒。 东西方向红灯闪，南北方向黄灯闪。延时2秒。 返回2，继续运行。 紧急情况时手动控制四个方向红灯全亮。之后返回打断时的状态继续。-The design of a traffic light: all bright red lig
<> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] VHDL_piano

说明：设计一个电子琴，8个按键，每键代表一个音符。-Design a keyboard, eight keys, each key represents a note.
<> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] xmtr

说明：运用VHDL语言，实现串口的发送子程序，可以将该模块直接套入主程序。-VHDL UART SEND
<陈诚> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] Recv

说明：运用VHDL语言，实现串口的接收子程序，可以将该子模块加载到主程序中。-VHDL UART RECEIVE
<陈诚> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] AntGlitch

说明：运用VHDL语言，实现脉冲采集的滤波子程序，利用打两拍进行毛刺滤波，可以将该子模块加载到主程序中。-The use of the VHDL language, to achieve the the pulse collected filtering subroutine utilize playing two beats glitch filtering, the sub module is loaded into the main p
<陈诚> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] baud_gen

说明：运用VHDL语言，实现串口收发程序中的波特率设置的子程序，可以将该子模块加载到主程序中。-VHDL language, set the baud rate of the serial transceiver subroutine, this sub-module is loaded into the main program.
<陈诚> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] switch

说明：运用VHDL语言，实现MAX7317的采集程序，可以将该子模块加载到主程序中。-The use of VHDL language the MAX7317' s acquisition program, this sub-module is loaded into the main program.
<陈诚> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] shumaguan

说明：ISE开发软件、spantan3e开发板、4*3矩阵键盘控制数码管显示数字，源代码和引脚定义-ISE development software, spantan3e development board, 4 x 3 matrix keyboard control digital display figures, source code and pin definitions
<旺> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] miaobiao

说明：verilog 的 48M频 出入秒表，带停止启动 清零功能-the verilog of 48M frequency of access stopwatch, with stop start clearing the
<张楠> 在 2024-10-07 上传 | 大小：1024 | 下载：0