[VHDL编程] ds18b20

说明：ds18b20单线温度传感器驱动，可直接上板。包括工程文件。(DS18B20 single line temperature sensor drive, can be directly on the board.)
<橙子很好吃> 在 2024-11-13 上传 | 大小：23kb | 下载：0

[VHDL编程] AXI-full

说明：axi协议中的full子协议，可用于直接访问zynq器件的ddr器件。(The full sub protocol in the Axi protocol can be used to direct access to the DDR device of the zynq device.)
<橙子很好吃> 在 2024-11-13 上传 | 大小：8kb | 下载：0

[VHDL编程] Fre_Multi_Ctrl_1114

说明：实现camerallink任意位的串并转换(Implementation of camerallink arbitrary bit series conversions)
<非要起名字> 在 2024-11-13 上传 | 大小：4.43mb | 下载：0

[VHDL编程] RTPPayloadFormatforReedSolomon

说明：ReedSolomon FEC used in RTP
<HHHHLELE> 在 2024-11-13 上传 | 大小：292kb | 下载：0

[VHDL编程] uart

说明：用verilog实现UART串口收发。状态机形式实现，波特率可调(Use verilog to achieve UART serial transceiver. State machine form, adjustable baud rate)
<zhaodameng> 在 2024-11-13 上传 | 大小：3.11mb | 下载：0

[VHDL编程] Mux41a

说明：Basys3 4选一数据选择器代码，初级者学习，在板子上试验过，没问题。(Basys3 4 select a data selector code)
<LEWIS_liu> 在 2024-11-13 上传 | 大小：18kb | 下载：0

[VHDL编程] Transmit_subsystem-master

说明：千兆以太网的相关资料，包括相关的一些测试文件(Gigabit Ethernet related information)
<黑加仑kiskis> 在 2024-11-13 上传 | 大小：2.57mb | 下载：0

[VHDL编程] ledrun

说明：基本的流水灯程序，4灯循环，verilog(Basic flow lamp program)
<felix002> 在 2024-11-13 上传 | 大小：2.94mb | 下载：0

[VHDL编程] 08_ethernet_1g

说明：Artix7 XC7A100T芯片控制千兆PHY的二层通信，源代码(Artix7 XC7A100T chip control Gigabit PHY two layer communication, source code)
<kang24> 在 2024-11-13 上传 | 大小：15.51mb | 下载：0

[VHDL编程] 09_ethernet_100

说明：Artix7 XC7A100T芯片控制百兆PHY的二层通信，源代码(Two layer communication Artix7 XC7A100T chip control PHY megabytes, source code)
<kang24> 在 2024-11-13 上传 | 大小：15.42mb | 下载：0

[VHDL编程] Adept SDKv1-3

说明：开发板资料，适用于赛灵思的板子，欢迎大家下载(Examine your code to determine if this port should be declared as an INOUT, or if the assignment to this port should not have been made. If this signal connects to submodules, consider the type and
<超93> 在 2024-11-13 上传 | 大小：158kb | 下载：0

[VHDL编程] spi_master

说明：用Verilog写的SPI代码，可读可写，刚仿真完，还没上板，尴尬，主要是官方限制不上传就不能下载～～～～～～～～～～～～～～ 下面的英文是百度翻译过来的，鬼畜的我都不知道啥意思～～～～(The SPI code written in Verilog is readable and writable. After the simulation is finished, it is not yet on board. Awkwardly
<你到底是谁> 在 2024-11-13 上传 | 大小：1kb | 下载：0