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[VHDL编程] Hex_decoder_7seg
说明:十六进制显示译码器,VHDL语言的设计,根据高低电平的变化进行数码管的数字显示-Hexadecimal display decoder VHDL language design, high and low changes in the number of digital tube display<王龙飞> 在 2024-11-11 上传 | 大小:1kb | 下载:0
[VHDL编程] CPLDfrequency
说明:频率计CPLD模块。主要实现多次十分频,对各位频率进行计数。锁存和清零功能-Frequency counter:function as a frequency division. counter each bit. latch and clear<arthur> 在 2024-11-11 上传 | 大小:1kb | 下载:0