[VHDL编程] writ

说明：GUSS里面的读模块，具有非常高的利用价值，主要就是几个参数的读更新以及输出。-Inside the GUSS read module, has very high use value, is the main parameters and output read update
<luogui> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] CLK_DIV

说明：verilog HDL写的时钟通用计数分频程序，设置系统时钟，并根据目标时钟，设置分频系数即可得到目标时钟。已实际测试可用。-verilog HDL write clock common procedures for the count and divide, set the system clock, and the root According to the target clock, set the frequency di
<fightsea> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_tx

说明：FPGA用于串口通信的发送程序，用于跟计算机以及各FPGA通信间的通信-transmit process of serial communication in FPGA, to communicate with computer and the other FPGA
<> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_rx

说明：FPGA与计算机通信的串口接收程序，用于与计算机或者其他FPGA通信-receive process of FPGA of serial communication, to communicate with computer and other FPGAs
<> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] div

说明：对输入时钟clock进行F_DIV倍分频后输出clk_out-Input clock clock for F_DIV times points after clk_out frequency output
<胡乐乐> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic

说明：用verilog实现的一个基于流水线结构的正余弦信号发生器，六级流水线-Verilog realize a pipeline structure of the sine and cosine signal generator , six pipeline
<郭良谦> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC_TLC549

说明：ADC549的驱动，非常详细的解释和描述-drive for ADC549
<canyon> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] bin27seg

说明：数码管的verilog的详细描述和解释，很有利于学习。-seven segments
<canyon> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：串口试验的Verilog描述，比较详细的解释，值得初学者学习-UART of Verilog
<canyon> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] tlc5620

说明：模数转换的verilog描述，比较适合于初学者的学习-DA of Verilog
<canyon> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] edmxk1b

说明：产生脉宽和脉停，根据不同档位可以选择不同的脉宽和脉停。占用资源少。已经实际使用-To generate pulse width and pulse stopped, according to the different stalls can choose a different pulse width and pulse stop. Occupy less resources. Have been the actual use of
<恬恬> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] 14

说明：it is used in fpga implementation in verilog
<prashant> 在 2024-11-11 上传 | 大小：1kb | 下载：0