[VHDL编程] Moteur_test

说明：Engine for a test memory CY7C1062AV-Engine for a test memory CY7C1062AV33
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[VHDL编程] tb_Moteur_test

说明：Test Bench for an engine code VHDL for CY7C1062AV-Test Bench for an engine code VHDL for CY7C1062AV33
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[VHDL编程] tb_Test_CY7C1062AV33

说明：Test bench for CY7C1062AV-Test bench for CY7C1062AV33
<guigui> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Test_CY7C1062AV33

说明：VHDL test for CY7C1062AV-VHDL test for CY7C1062AV33
<guigui> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] rtl

说明：液晶model 设计LCD 并口模式下的仿真model-LCD FIFO model
<shenyan> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] key_scan

说明：FPGA键盘扫描，采用VHDL语言编写的键盘扫描代码-FPGA keyboard scanning, the use of VHDL language keyboard scan code
<zyc> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] I2Cslave1

说明：I2C slave for FPGA and CPLD.
<DAVI> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] song

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 梁祝乐曲演奏电路-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Butterfly music concert circuit
<许毅民> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 多功能数字钟-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Multi-function digital clock
<许毅民> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sell

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 自动售饮机 电话计费器程序-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Drink vending machine telephone billing program
<许毅民> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] shuzisuoxiang

说明：数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。-Digital phase-locked loop (DPLL) technology in digital communications, radio electronics, and many other fields ha
<hellen> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] nfenpin

说明：N分频器则是一个简单的除N 计数器。分频器对脉冲加减电路的输出脉冲再进行N分频，得到整个环路的输出信号Fout。-N divider is a simple addition to N counter. Addition and subtraction of the pulse divider circuit output pulse frequency N again, the whole loop of the output sig
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