[VHDL编程] dram_controller

说明：用vhdl描写的通用异步改进dram控制器，经过编译器综合和仿真测试，符合设计要求。-Using VHDL descr iption Universal Asynchronous improved dram controller, through an integrated compiler and simulation testing, in line with the design requirements.
<wuyub> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] REG8

说明：寄存器的VHDL源码.可能有点简单 新手大家间量 希望和大家学习-VHDL source register. May be a bit simple volume between novice you would like to learn
<朱武增> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] shiftdata

说明：双向移位寄存器的VHDL源程序,自己做实验编写的可以用 谢谢大家-Bi-directional shift register of the VHDL source code, prepared by their own experiments can be used Thank you
<朱武增> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] lsd

说明：以上是VHDL硬件描述语言写的一个简单锝路流水灯程序,希望对刚接触VHDL的朋友有一定帮助-These are the VHDL hardware descr iption language written in a simple flow path lights technetium procedures,刚接触VHDL want to have some friends to help
<sky> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 32_16div

说明：这是一个简单的除法器（32bit/16bit),采用移位相减法-This is a simple divider (32bit/16bit), using phase shift subtraction
<郭勇谅> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] multi4_bsdu

说明：用VHDL写的4*4乘法器，学习VHDL语言的可以-Use VHDL to write the 4* 4 multiplier, learning VHDL language can be
<john> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] motor_control

说明：LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL USE IEEE.STD_LOGIC_ARITH.ALL USE IEEE.STD_LOGIC_UNSIGNED.ALL
<yu> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_v

说明：VHDL串口程序,通过验证,识货的快下载,精品-VHDL serial procedures, validated,识货faster downloads, quality
<dushibiao> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] send_test

说明：输入时钟，可以得到周期性的有效信号以及同步信号，同时可以随时钟输出8个字节的数据-Input clock, can be an effective signal, as well as periodic synchronization signal, at the same time can be 8-byte clock output data
<stone> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] counter10

说明：带LDN的的同步的预置数端子，并且带CLR的异步清零端-LDN synchronization with the preset number of terminals, and cleared with CLR Asynchronous client
<dws> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] delay_line

说明：延迟线模块的verilog代码，延迟线模块是数字电路设计常用的模块-Delay-line module Verilog code, delay-line module is commonly used in digital circuit design module
<zhangjing> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGACOM

说明：FPGA编程实现串口通信，源代码全。包括仿真程序。-FPGA programming serial communications, the entire source code. Including the simulation program.
<duncan> 在 2024-11-17 上传 | 大小：1kb | 下载：0