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[VHDL编程] 4Verilog-FIFO
说明:FIFO的简单编程,该FIFO的深度为4,宽度为32,其接口类型见文件中的图标及其注释。-This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH<孙银龙> 在 2024-11-20 上传 | 大小:2kb | 下载:0
[VHDL编程] shuzidianzizhong
说明:基于VHDL 数字电子钟设计(时、分、秒),有校时,分频,倒计时流水灯灯功能。-Based on VHDL VHDL-based design of digital electronic clock (hours, minutes, seconds), there is the school, the frequency, the countdown water lights lamp function.<陈静娴> 在 2024-11-20 上传 | 大小:2kb | 下载:0
[VHDL编程] VHDL_BCD28
说明:vhdl code for BCD tranfer to 8 (LED light)<qqq> 在 2024-11-20 上传 | 大小:2kb | 下载:0
[VHDL编程] clock--the-end
说明:多功能数字钟 24小时计时 整点报时功能 闹钟设置功能 校时 复位等-Multi-function digital clock 24 hours to strike the alarm clock on the hour function when the reset function, etc<韩延罡> 在 2024-11-20 上传 | 大小:2kb | 下载:0
[VHDL编程] all_MedFilter_VHDL
说明:本文介绍了中值滤波算法的FPGA详细实现,很详细,很全-This article describes the median filter algorithm to achieve the FPGA detailed, very detailed, very full<杨遥> 在 2024-11-20 上传 | 大小:2kb | 下载:0
[VHDL编程] FPGApabiao
说明:fpga跑表例子Altera DE2 quartus60-fpga Altera DE2 quartus60<范梁> 在 2024-11-20 上传 | 大小:2kb | 下载:0