[VHDL编程] clock

说明：verilog写的时钟程序，带有校时和闹铃功能-clock program written with verilog
<iweimo> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] SHERT

说明：滚动输出文字 有限状态机：初始、左移、右移、直通 虚拟位、纯状态机-Scroll through the output text Finite state machines: the initial, left, shift right, straight Virtual spaces, pure state machine
<梁姗姗> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] newlcd

说明：LCD屏幕的verilog描述，很实用的源代码，适用于初学者的号代码-LCD of verilog
<canyon> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] verilog-divider-code

说明：Verilog编写的分频器程序，包括偶数分频和奇数分频，作为参考。-verilog divider code
<duwenjian> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] Cic_Interpolator

说明：实现了2级cic滤波器的功能，其中内插32倍，即实现了32倍的2级cic内插滤波器-Realize the level 2 cic filter function, including 32 times interpolation i.e. the 32 times the level 2 cic interpolation filter
<李小白> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] tyiure66j

说明：关于指数函数的源代码，用了代码进行拟合，可很好的表示函数，仿真出图形具体直观-About index function of source code, with the code was fitted, can be very good said function, the graphic simulation specific directly
<wang> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] tetrix

说明：verilog 与门 A B输入 F 输出 两种写法 很好用-verilog 与门 A B输入 F 输出 两种写法 很好用
<sunchao> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] switch-control-LED

说明：是单片机学习的入门的必学经典程序，适合初学者理解和学习。-The introduction of the single chip microcomputer is learning will learn classic procedures, is suitable for beginners to understand and study
<赵刚> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] chufaqi

说明：介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现32位除法器的设计方法。该除法器不仅可以实现有符号数运算,也可以实现无符号数的运算。-A programmable logic device FPGA and VHDL design of the 32 divider. The divider can be achieved not only symbolic arithmetic, unsigned op.
<guoting> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] 10fenpingqi

说明：1、分别用IF语句和CASE语句设设计一个10分频器。 2、设计一个24进制加法计数器。 3、设计一个有使能端控制的4位减法计数器。 4、用case语句设计一个3-8译码电路 5、用CASE语句设计一个共阳极的七段译码电路。 6、已知输入信号为6MHZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路 7、已知输入信号为9HZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该
<fox> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] verilogCRC32

说明：32位bit输入的CRC32校验，verilog的代码，以及modelsim的testbench代码-The encode of CRC32 with 32bit-inputs based on verilog, and according encode of testbench
<maxwell> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] SRC

说明：流水线cpu 顶层模块verilog源代码，和ALU子模块源代码-Pipelined cpu top-level module verilog source code, and the ALU sub-module source code
<吴慧> 在 2024-11-20 上传 | 大小：2kb | 下载：0