[VHDL编程] combine_module

说明：本代码根据包头、包尾指示，将两路数据合路调度成一路输出-The code according to Baotou, including the end of the instructions will be two-way data path scheduling together all the way into the output
<yang> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] create_200m

说明：本代码用于产生FPGA内部的一个200Mhz的时钟，使得内部信号在此时钟下同步工作-The code used to generate a 200Mhz internal FPGA clock, the internal clock signal in this work under the synchronous
<yang> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] ip4290307

说明：接收429码的程序,对军工操作时很有用,希望有人喜欢!-429 yards receiving procedures, the military operation was very useful, I hope some people like!
<xzb> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] s429

说明：发送429码操作IP,对军工操作时很有用,希望有人喜欢!-Send 429 yards to operate IP, on the military operation was very useful, I hope some people like!
<xzb> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] r429

说明：另一个读429码操作IP,对军工时很有用,希望有人喜欢!-Another reading of 429 yards to operate IP, when the military was very useful, I hope some people like!
<xzb> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdl

说明：时钟程序 用于FPGA开发板上 在LCD1602上显示时,分,秒,十分之一秒-Clock program for FPGA development board in the LCD1602 display hours, minutes, seconds, tenth of seconds
<lijingfeng> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] StepperMotorPorts

说明：一款简单的可以用来驱动4线或6线的步进电机控制器-A simple can be used to drive 4-wire or 6 wire stepper motor controller
<李利歌> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] 8_jjfq

说明：用VHADL和Verilog HDL实现带进位的8位加减法器。-Using Verilog HDL and realize VHADL into 8-bit instruments used in addition and subtraction.
<赵文武> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] 76_PID

说明：一个非常好的电机转速控制器VHDL源代码设计-A very good motor speed controller VHDL design source code
<linew> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] ECHO_DE2

说明：Very good info. for RS-232 echo VHDL code .
<wan mi> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] ps2_1

说明：
<黄龙> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] transfer_1

说明：EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd
<黄龙> 在 2025-01-20 上传 | 大小：2kb | 下载：0