[VHDL编程] trrafficlight

说明：（1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。 （2）当乡村公路有车时，而主干道通车时间已经超过它的最短通车时间时，禁止主干道通行，让乡村公路通行。主干道最短通车时间为25s 。 （3）当乡村公路和主干道都有车时，按主干道通车25s，乡村公路通车16s交替进行。（4）不论主干道情况如何，乡村公路通车最长时间为16s。 （5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮5s时间的黄灯作为过渡。 （6）用开关
<Richard> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] 3_Freq

说明：3倍频实用稳定算法的VHDL实现（XILINX CPLD）-3 octave practical VHDL realize stable algorithm (XILINX CPLD)
<sean> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] classic

说明：Verilog源码，完成数据转换，供学习使用！-Verilog source code, complete the data conversion for learning to use!
<hp> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] cordic_2

说明：叠代结构的cordic的verilog代码-CORDIC iterative structure of Verilog code
<zq> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] multi_fre_timesim

说明：采样时钟程序:在波特率为9600的采样时钟程序-multifrequency program. The baud rate for the 9600 multifrequency program -Sampling clock procedures: in the baud rate of the sampling clock for the 9600 program-multifrequency program. The baud r
<党小圆> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] keyBoard

说明：vhdl编写的4X4键盘扫描程序，可以有效的消除抖动，并且提供蜂鸣器输出。-VHDL prepared 4X4 keyboard scanner, you can effectively eliminate jitter and provide buzzer output.
<王贤> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] __keyBoard

说明：vhdl编写的4X4键盘扫描程序，可以有效的消除抖动，并且提供蜂鸣器输出。-VHDL prepared 4X4 keyboard scanner, you can effectively eliminate jitter and provide buzzer output.
<王贤> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] uartverlog

说明：占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号-Occupy fewer resources verilog HDL uart interface adopted a fixed baud rate of 115200, can modify the procedure to modify th
<张诚> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] DctInH264

说明：这个是华清远见 高级班 培训的 实验 代码(vhdl)-This is an advanced course training vision Huaqing experimental code (vhdl)
<陈晓> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] rxd

说明：自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。-I have written serial UART reception Verilog modules, support and inquiries receive interrupt signal distortion adaptable.
<YongZhiLi> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] add_3p

说明：3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA-3-stage pipeline, with 4 components of 22 full adder realize the VHDL language, applicable to altera Series FPGA
<wgx> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] Pipeline_cpu

说明：this file contain descr iption of cpu in VHDL language that implies pipeline fetching.
<babak aghaei> 在 2025-04-28 上传 | 大小：2kb | 下载：0