[VHDL编程] 6FloorLift

说明：设计一个6层电梯控制器。电梯控制器是按照乘客的要求自动上、下的装置。 1、每层电梯入口处设置上下请求开关，电梯内设有顾客到达层次的停站请求开关。 2、设有电梯所处位置指示装置以及电梯运行模式（上升或者下降）指示装置。 3、电梯每秒升降一层楼。 4、电梯到达有停站请求的楼层，经过1秒电梯门打开，开门4秒后，电梯门关闭（开门指示灯灭），电梯继续运行，直至执行完最后一个请求信号后停留在当前层。 5、电梯能记忆电梯内外所有请
<zheng> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDLcontrolCurentmotor

说明：VHDL设计直流电机的典型例子，适合教学或自学案例-VHDL design Motor typical example, for teaching or self-Case
<xufeng> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] calculation2

说明：用VHDL语言实现0--100范围内简单计算器功能的源代码，包括加减乘除四种运算功能-VHDL 0-- 100 within a simple calculator function in the source code. including the four arithmetic operations function
<刘西圣> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] i2c_slave_con

说明：可以支持连续读写的i2cslave源码，很适合作为master的testbench来用-can support continuous reading i2cslave source, very suitable as a master to the use of testbench
<uongue> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] sdr_data_path

说明：SDRAM控制器Verilog员代码，数据链路模块，完成和顶层模块的数据交换-SDRAM controller member Verilog code, data link module, Top module completed and the data exchange
<陈建勇> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] ram

说明：本原代码中利用VHDL语言编写了RAM、FIFO、ROM等常用的存储和缓冲部件，完全的代码在ALTERA的FPGA上已经通过仿真测试，保证可用.-primitive code using VHDL prepared RAM, FIFO, ROM, and other commonly used storage and buffer components, complete code in the Altera FPGA simulati
<nick> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] chap6

说明：《Verilog HDL 程序设计教程》3-"Verilog HDL Design Guide" 3
<hutian> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] CorePWM_RTL_Verilog

说明：Verilog_HDL源码 -Verilog_HDL source Verilog_HD L FOSS Verilog_HDL FO
<> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] dc_motor.vhd

说明：用VHDL编写简单的直流电机控制方法.供大家参考.-use VHDL to prepare a simple DC motor control methods. For your reference.
<lfy> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] 4VerilogFIFO

说明：一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合-FIFO realize a new method, verilog descr iption, modelsim 6.0 through simulation, Quartue integrated
<shenyunfei> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] clock

说明：fpga clock 设计，资料较好，供大家参考，非商用目的哦-fpga clock design, the information is better, for your reference, non-commercial purposes Oh
<max> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] fec_encoder

说明：This module Implements the Forward Error Correction Encoder
<ashwanth> 在 2025-01-21 上传 | 大小：2kb | 下载：0