[VHDL编程] qingdaqi

说明：四路抢答器，超时报警，提前抢答报警，计分等-Answer four, and overtime alarm, warning in advance Answer, including classification
<Lee> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] SPI_to_I2C

说明：SPI和I2C转换的verilogHDL程序-SPI and I2C conversion procedures verilogHDL
<秦建> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] writrend

说明：用VHDL语言写的IIC读写程序，已经编译过，不错-VHDL language used to write the IIC to read and write procedures, has been compiled, it is true
<小强> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] xiaodou

说明：一个键盘的消抖动电路。采用了硬件形式的，同时也键入了微分环节，可以将输出的脉冲降为一个时钟周期。-A keyboard eliminate jitter circuit. Used forms of hardware, but also type of differential link pulse output can be reduced to one clock cycle.
<鸿> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] zj

说明：vhdl编程 实现移位寄存器。左移和右移-VHDL programming shift register. The left and shifted to right
<wangjun> 在 2025-01-25 上传 | 大小：3kb | 下载：1

[VHDL编程] AS_FIFO_DESIGN_Verilog

说明：使用Verilog硬件描述语言完成了一个异步FIFO的设计，供相关硬件开发人员参考。-Verilog hardware descr iption language used to complete an asynchronous FIFO design, hardware development for the relevant reference.
<小米> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] mux21a

说明：2选1多路选择器的VHDL完整描述，即可以直接综合出实现相应功能的逻辑电路及其功能器件。图6-1是此描述对应的逻辑图或者器件图-2 election more than one MUX complete descr iption of the VHDL, which can be directly integrated to achieve the corresponding function logic devices and the
<刘阳> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] mux21a

说明：在VHDL结构体中用于描述逻辑功能和电路结构的语句分为顺序语句和并行语句两部分，顺序语句的执行方式十分类似于普通软件语言的程序执行方式，都是按照语句的前后排列方式顺序执行的。-VHDL structure in the body used to describe the logic function and circuit structure of the order of statements and expressions are
<刘阳> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] SCHK

说明：实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例1是其VHDL描述。由实验图1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；-Figure 1 is a test with count enable, asynchronous reset and preset features include numerical parallel adder four counters, Exampl
<刘阳> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] fifo_src

说明：verilog语言实现，利用BlockRAM实现FIFO。-Verilog language, the use of BlockRAM achieve FIFO.
<blackmew> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] tony_wu

说明：Verilog HDL程序 Verilog HDL程序-Verilog HDL procedural procedures Verilog HDL
<Tony_Wu> 在 2025-01-25 上传 | 大小：3kb | 下载：0

[VHDL编程] multiply

说明：由verilog编写的乘法器，通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。-Prepared by the Verilog multiplier, through the realization of the two documents call. As the sub-modules to simplify the procedure call makes a lot.
<金夕> 在 2025-01-25 上传 | 大小：3kb | 下载：0