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[VHDL编程] 2008082018202568
说明:0到255任意整数半整数分频Verilog HDL.rar-0-255 arbitrary integer half-integer frequency division Verilog HDL.rar<zw> 在 2025-01-25 上传 | 大小:3kb | 下载:0
[VHDL编程] Verilog_Design
说明: Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.-Clock_Dithering_Verilog this is a Clock u_dither, everybody want to make Verilog-jitter can refer to.<leniux> 在 2025-01-25 上传 | 大小:3kb | 下载:0
[VHDL编程] i2c_master_bit_ctrl
说明:用VHDL硬件语言实现的iic顶层控制程序-Using VHDL hardware language to achieve the top level of the IIC control procedures<bird> 在 2025-01-25 上传 | 大小:3kb | 下载:0
[VHDL编程] sdram
说明:vhdl 编写的sdram controler, 双通道-VHDL prepared sdram controler, dual-channel<chenchungen> 在 2025-01-25 上传 | 大小:3kb | 下载:0
[VHDL编程] dianzishezhong
说明:电子时钟 EDA 基本要求: 24小时计数显示; 具有校时功能(时,分) 附加要求 1、秒表功能(复位,计时-Electronic clock EDA basic requirements: a 24-hour count showed with a school function (hours, minutes,) Additional requirement 1, stopwatch functions (re<Jaman> 在 2025-01-25 上传 | 大小:3kb | 下载:0
[VHDL编程] sopc_helloword
说明:altera niosii SOPC helloword 学习-altera niosii SOPC helloword learning<wangzhaohui> 在 2025-01-25 上传 | 大小:3kb | 下载:0