[VHDL编程] chuanbingzhuanhuan

说明：VHDL代码，仿真通过，变异可以，下载变成文件，但需要修改，串并转换-VHDL code, through simulation, the variation can be downloaded into a document, but need to change, and change series
<赵宾> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] fpgacaiji

说明：自己课程设计写的程序，用FPGA控制ADC0809的转换时序来完成模/数转换，然后将转换完的数字信号传递给0832-write their own curriculum design process, Connection between ADC 0809 FPGA control the timing to complete the conversion analog/digital conversion, End then conv
<xuman> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] codeclock

说明：数字锁的功能：设置一个８位密码，只有密码正确方可执行，密码错误则输出警报信号，可以设置密码存储在寄存器中．-lock function : to set up an eight passwords that only the correct password can not be implemented, Password is false alarm output signal can set passwords were store
<wangweiwei> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] LED_clock_quartus

说明：用VHDL语言实现数显时钟，devid200.vhd为分频模块，scan.vhd为LED扫描模块，timecount.vhd为计数模块-VHDL digital clock, devid200.vhd for frequency module, scan.vhd for LED scanning module, timecount.vhd for counting module
<王龙> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] shuzilvboqideyingjianshixian

说明：数字滤波器的硬件实现，里面实例可以直接在quartus中运行-Digital Filter hardware, which can be directly examples run in quartus
<sunny_girl> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] FreqCounter

说明：一个有效位为4位的十进制的数字频率计,VHDL语言编写，已在硬件实验箱上实验通过。-an effective place to four the number of decimal frequency meter, VHDL language, in the box on the experimental hardware experiment.
<小花猫> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDLdesignURA

说明：用VHDL编写的URAT程序，适合教学或自学使用-VHDL URAT prepared by the procedures for the use of teaching or self-
<xufeng> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] sdr_sdram

说明：详细的SDRAM控制器HDL代码，最顶层代码，很清晰-detailed SDRAM controller HDL code top-level code, it was very clear
<陈建勇> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] control_interface

说明：SDRAM控制器Verilog员代码，控制接口模块，完成和顶层模块的控制命令的传递-SDRAM controller member Verilog code control interface module, Top module and complete the transfer of control orders
<陈建勇> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] verilogclock

说明：如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。-if not duty cycle directly counter to the use of sub-frequency, duty cycle will change. Below a program : a third of the frequency.
<> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] sobel

说明：这是本人自己编写的可用于256*256大小的图像进行sobel边缘检测的vhd文件，可在QuartusII或MaxplisII下综合和仿真，并在FPGA上测试过。可以进行修改支持其他大小图像的sobel边缘检测，同时还可以实现其它的图像模块化处理算法，例如高斯滤波，平滑等。-this is my own preparation for the 256* 256 size of the image segmentation Edge De
<刘洋> 在 2025-01-26 上传 | 大小：3kb | 下载：2

[VHDL编程] wallace_tree_multiplier

说明：this implements wallace tree multiplier in verilog
<ashwanth> 在 2025-01-26 上传 | 大小：3kb | 下载：0