[VHDL编程] sdram

说明：sdram控制器 这里考虑将SDRAM控制器结合目前项目开展来做相应的模块，而不做SDRAM通用控制器，这样也是考虑了FPGA的器件资源而采取的措施。同时编写的逻辑简单，没有多余的逻辑资源有利于提高控制器的速度，满足最后的设计要求。-SDRAM controller here consider SDRAM controller current projects do the corresponding module, but not
<林博> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] PCI_144

说明：-- PCI Target Interface Design for XC73144 -- -- Synopsys VHDL Solution using Xilinx XC7000 Library --- PCI Target Interface Design for XC73144---- Synopsys VHDL Solution using Xilinx XC7000 Library
<processor> 在 2025-01-27 上传 | 大小：3kb | 下载：1

[VHDL编程] vhdl_vga_kb

说明：VHDL的显示驱动程序，VHDL的PS2键盘驱动程序-VHDL display drivers, VHDL PS2 Keyboard Driver
<张明凯> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] NIOS PWM HAL

说明：NIOS环境PWM的USER LOGIC实例4-NIOS environment PWM USER LOGIC example 4
<黄建生> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] 一个波形发生器和sine波形发生器

说明：这是一个典型的正玄波发生器程序和一个任意波形发生器程序，大家可以参考学习，对于vhdl入门还是很有帮助的-This is a typical wave generator Shogen procedures and an arbitrary waveform generator procedures, Members can take a learning portal for VHDL or helpful
<张云鹏> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] D触发器的设计

说明：D触发器的设计 主要用在时序电路中。 所用语言为Verilog HDL.-D flip-flop with the main design of the timing circuit. The language used for Verilog HDL.
<*> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] 用一位全加器组成四位全加器

说明：用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
<*> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] FIRvhdl

说明：用vhdl实现一个fir滤波器 设计要求： 1．最小阻带衰减-30db。 2．带内波动小于1db． 3．用MATLIB与MAXPLUS2联合设计与仿真-use VHDL to achieve a fir filter design requirements : 1. The smallest stop band attenuation- 30dB. 2. With fluctuating within less than
<达闻西> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] 68_alarm_controller

说明：vhdl源程序，在quartus环境下测试，仿真。已经过测试。-VHDL source, the Quartus environment testing, simulation. Has been tested.
<tom> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] divded-VHDL

说明：
<林海> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] asi

说明：在公司做的一个用FPGA实现的数字电视系统中 ASI转TS流的程序-done in the company of an FPGA using the digital television system to ASI TS flow procedures
<> 在 2025-01-27 上传 | 大小：3kb | 下载：0

[VHDL编程] fir_filter

说明：常系数的FIR滤波器VHDL设计文件，在MUX+plusII调试通过-regular FIR filter coefficients of VHDL design documents, the debugging through MUX plusII
<li> 在 2025-01-27 上传 | 大小：3kb | 下载：0