[VHDL编程] CISC-Processor-MOdule-Verilog

说明：Cisc Processor For Se-Cisc Processor For Sell
<Rahul> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] QAM161

说明：一个QAM16调制方式的verilog设计，包括4个verilog源代码，能够构成一个完整的QAM调制器-A QAM16 modulationVerilog design , including four verilog source code, which can form a complete QAM modulator
<孙斌> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] eth_Management_interface

说明：FPGA verilog simple MAC 源码-FPGA verilog simple MAC source code
<Glee> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] i2s_latest

说明：Details Name: i2s Created: Mar 22, 2004 Updated: Jan 10, 2014 SVN Updated: Mar 10, 2009 SVN: Browse Latest version: download Statistics: View Other project properties Category: Communication co
<chen> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] ADCaPLL

说明：在FPGA上编写的通过SPI总线配置外部PLL芯片AD9518和ADC9268的程序，通过板级调试，验证可用。程序通过状态机实现，将需要配置的寄存器值转为SPI总线的数据格式发送出去。 -Configure external PLL chip AD9518 and ADC9268 via SPI bus program on FPGA written by board-level debugging, verification is a
<lszyx344> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] New-Folder-(2)

说明：UART communication on SPARTAN 6 it contains tx and rx
<PADDU> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] jesd204

说明：Xilinx JESD204 CORE的顶层wrapper与仿真文件，实际与仿真测试通过-JESD204 CORE top-level wrapper file and simulation
<李刚> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] FPGA_emif

说明：接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好-FPGA to emif
<tyb0220> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] RLS.v

说明：用verilog实现的一个2抽头RLS自适应滤波器的代码-A realization with verilog HDL code of a two-tap RLS adaprive fliter
<xuweiwei> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] wcdma.v

说明：无线通信FPGA设计例13-6源代码，WCDMA系统小区搜索的FPGA实现 -Example 13-6 FPGA design of wireless communication source code, FPGA implementation of WCDMA system cell search
<xuweiwei> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] VGA_module

说明：基于verilog语言编写的VGA协议的程序，用以驱动VGA接口的显示屏-Based verilog language VGA protocol procedures to drive VGA display interface
<陈忠德> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] time_check

说明：通信主从机双向系统时钟同步，用于扩频、跳频等。由从机发起时间校准请求，主机回复时间信息，达到主从机的时钟同步。-Slave two-way communication between the host system clock synchronization for spread spectrum, frequency hopping and so on. Initiated by the slave time alignment re
<散散> 在 2025-02-02 上传 | 大小：5kb | 下载：0