[VHDL编程] ISEuart

说明：实现串口通信，Verilog语言，ISE开发环境，实现8字节的传输-Uart transition
<孟志彬> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] VHDL_Multiplier

说明：三种 VHDL 实现乘法器的方法，可以用于学习FPGA的时序、组合电路，同时附带了 TestBench 程序-Three kinds of methods to achieve multiplier in VHDL, with TestBench
<李成> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] Uart

说明：使用verilog语言实现FPGA与计算机串口的通信，包括clk分频，uart顶层文件，rx，tx。使用verilog-FPGA serial port to communicate with the computer, including the speed choose, uart top file, rx, tx. Use Verilog
<chen> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] mdio_slave_interface

说明：Management Data Input/Output Interfaces, or MDIO, are specified in the IEEE 802.3 standard. Their primary application is to provide a Serial Management Interface (SMI) to transfer management data between an Ethernet Me
<sherry> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] vga1

说明：利用Spartan3E 编写代码实现VGA显示器的单色显示、条纹显示等基本显示功能-use Spartan3e to make VGA display single color stripes
<李明> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] fir_lms

说明：基于FIR滤波器的LMS自适应算法的FPGA实现-FIR filter based on LMS adaptive algorithm on FPGA
<庄辉> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] stepmotor

说明：步进电机定位控制系统的VHDL程序与仿真-Stepper motor positioning control system procedures and VHDL simulation
<zj> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] Digital-Password-Lock

说明：数字密码锁具体要求如下： 1. 系统密码设置使用拨位开关sw[7:0]，限定为4位密码；sw[7:6]、sw[5:4]、sw[3:2]、sw[1:0]分别对应从左到右密码的第1、2、3、4位；每一位的取值范围限定在0、1、2三个数中。 2. 用btn[2:0]作为输入键，btn[0]、btn[1]、btn[2]分别对应的有效输入为十进制数0、1、2（由于btn数有限，系统不支持解锁含有数字3的密码）。 3. 输入的密码显示
<刘东辉> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] Screen-saver

说明：设计一个屏幕保护程序，对其编译，仿真，下载。 屏幕保护程序具体要求如下： 1. 使用ISE附件中的CORE Generator在块RAM/ROM中存储一幅图像数据，将此模块作为屏幕保护程序的一部分，存储屏幕保护程序中所用的图像。 2. 当启动程序或者按下btn[3]时，图像显示在其初始位置（C1，R1）处，（C1，R1）为图像左上角像素点初始位置。这里，我们设置的初始位置即为左上角坐标（0,0）处。 3. 按下btn[
<刘东辉> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] clip_viseo

说明：视频旋转 连续写，离散读，为了提高效率，分块突发读写。-video rotate
<sqh> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] Lvbo

说明：实现信号滤波，可根据外部信号毛刺干扰的特点改变滤波时钟来改变滤波宽度-Achieve signal filtering, the filter can be changed according to the characteristics of the external clock signal glitch to change the filter width
<cpf> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] fpu_arch

说明：Floating point architecture
<farnaz> 在 2025-02-01 上传 | 大小：5kb | 下载：0