[VHDL编程] t_encoder

说明：encoder file with VHDL code, encoder file with VHDL code e ncoder file with VHDL code-encoder file with VHDL code, encoder file with VHDL code encoder file with VHDL code encoder file with VHDL code
<anil> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] rc_adder

说明：Ripple carry adder program written in VHDL
<anil> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] Johnson_count

说明：Johnson count in V tested ok Johnson count in V tested ok-Johnson count in V tested ok Johnson count in V tested ok
<anil> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] Johnson_count_dft

说明：DFT code for johnson count written in V
<anil> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] 32-bit-parallel-interger-bit-

说明：32 bit parallel integer bit
<Pradeep> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] hdlc

说明：基于FPGA的hdlc协议控制器的实现，用vhdl语言编写。-FPGA-based implementation of hdlc protocol controller, using vhdl language.
<zizi> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] modelsim-run-one-step--Error-

说明：用modesim仿真的时候会出现只运行了一步就不动了，显示"# ** Error: (vsim-3601) Iteration limit reached at time 0 ps."的解决方法。-With modesim simulation run only when there will be a step not move, display " #** Error: (vsim-3601) Iteration limit
<dengyaohui> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] data

说明：通过verilog hdl实现对数据的比较，分配器选择-Verilog hdl achieved through the comparison of the data, the distributor selection
<李永超> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] 8weijiafaqi

说明：8位加法器的源代码，刚用过，编译仿真都通过了。-Eight adder s source code, just used, compile the simulation has passed.
<双> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] diantiyunxing

说明：能够实现电梯的基本运行功能，其中分为四个模块分开实现。-To achieve the basic operation of the elevator function, which is divided into four modules are implemented separately.
<肖秀秀> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] verilog-som

说明：基于fpga的自适应神经网络算法-Fpga-based adaptive neural network algorithm
<nick> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] qiang-da-qi

说明：VerilogHDL 语言实现的四路抢答器-VerilogHDL language Quad Responder
<钱门振> 在 2025-02-03 上传 | 大小：6kb | 下载：0