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[VHDL编程] The-key-control-divider
说明:这是一个利用VHDL代码编写通过按键控制的分频器,通过给按键s3、s2、s1、s0赋不同的值,可以使分频器输出不同频率,此代码原用于自制示波器的分频。-This is a use of the VHDL code written by key control divider divider output through to key s3, s2, s1, s0 endowed different values, different f<yubaoming> 在 2025-02-03 上传 | 大小:6kb | 下载:0
[VHDL编程] vhdl_text3
说明:设计一个数据宽度8bit,深度是16的 同步FIFO(读写用同一时钟),具有EMPTY、FULL输出标志。 要求FIFO的读写时钟频率为20MHz, 将1-16连续写入FIFO,写满后再将其读出来(读空为止)。 仿真上述逻辑的时序-Design a data width 8bit depth of 16 the synchronization FIFO (read and write with the same<jiange> 在 2025-02-03 上传 | 大小:6kb | 下载:0
[VHDL编程] musicplayer
说明:乐曲演奏 分频 vhdl xilinx-Music performance divide<夏蕾> 在 2025-02-03 上传 | 大小:6kb | 下载:0
[VHDL编程] verilog_example
说明:verilog的小程序集合,适合与初学者学习参考-The verilog small collection of programs suitable for beginners to learn reference<夏洪超> 在 2025-02-03 上传 | 大小:6kb | 下载:0
[VHDL编程] digital-clock
说明:数字钟,利用LED灯表示秒,四位数码管显示时和分,LED第8位整点前闪烁代替蜂鸣器报时-Digital clock, LED indicates the seconds, four digital display hours and minutes before the whole point of the LED 8 flashing instead of the buzzer timekeeping<白狼> 在 2025-02-03 上传 | 大小:6kb | 下载:0