[VHDL编程] UpDownCounter_FSM

说明：This code is an Up Down Counter in FSM using Verilog HDL.
<Patrick Go> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] Verilog2

说明：在这次程序中只在ROM中存储了一些随机的数，因此显示出来是一些小方格，如果ROM做的更大，完全可以存储一幅图像，显示在LCD中。 不过由于由于用ROM做为显存，每次只能显示一幅静态的图像，而且没有加入字符库，不能显示字符，在下次的文章中，我将使用双口RAM，加上Nios II处理器，这样可以方便的显示各种字符。-My study term ，wish you like
<赵龙> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] usbconnchip-proj

说明： Xilinx XC2VP20 FPGAs USB interface sources - Xilinx XC2VP20 FPGAs USB interface sources
<zoran wowa> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] Ch9

说明：《Verilog HDL数字系统设计及仿真》第九章常见功能电路的HDL模型源代码-" Verilog HDL design and simulation of digital systems," Chapter IX common functional circuits HDL model source code
<Cliu> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] huffman.vhdl

说明：Hoffman Tree VHDL Code. All credit goes to the other guy who uploaded this to this website.
<Cheng> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] Traffic-Controller

说明：本代码为基于Spartan6的verilog交通控制灯代码，在ISE软件中仿真成功。-The code for the verilog code Spartan6 traffic control lights on in the ISE software emulation success.
<lihongye> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] TEST

说明：这是一段VHDL代码，用于对FPGA开发环境的熟悉。-This is a VHDL .
<Johnny Song> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] scaling

说明：A camera raw image file contains minimally processed data the image sensor of either a digital camera, image scanner, or motion picture film scanner. Raw files are named so because they are not yet processed and therefor
<Prabhu> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] mt48lc32m16a2

说明：SDRAM的仿真模型Verilog。用于美光mt48lc32m16a2，可在ModelSim下用。-Simulation Model of SDRAM
<zhang mr> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] SERIALADDER

说明：SERIAL ADDER 8-BIT-SERIAL ADDER 8-BIT
<santosh> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] clock

说明：用Verilog编程设计出一个具有计时，校准，闹钟，日历等功能的电子时钟； -Design a program with Verilog have time, calibration, alarm clock, calendar and other functions of electronic clock
<刘歆> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] apb_i2c

说明：Simple realization of I2C interface on System Verilog HDL with support of interrupt generation.
<scnn86> 在 2025-02-03 上传 | 大小：6kb | 下载：0