[VHDL编程] lab5_VHDL

说明：VHDL源码 VHDL源码 -VHDL source VHDL source VHDL source
<baiyanru> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] code

说明：
<fredyu> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] vhdl--timer

说明：关于基于fpga的，数字化时钟vhdl实现源程序，推荐大家下载仿真实现。-On the FPGA-based, digital clock source VHDL realize recommend everyone to download simulation.
<sxd> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] hamming.tar

说明：verilog 实现的hamming码生成，用于fpga-Verilog realize the Hamming code generated for the FPGA
<枫叶鹏> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] Lab1-INTRO

说明：vcs tutorial lab1，very good-vcs tutorial lab1, very good
<王一木> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] clock_VHDl

说明：一个初学者写的时钟程序，VHDL语言，MAXPLUS环境。-The clock to write a beginners program, VHDL language, MAXPLUS environment.
<朱涛> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] Output_Decoded_FSMs

说明：有限状态机的并行编码,采用并行编码可以有效提高系统最高频率,次态时间充分被利用.-Finite state machine of the parallel encoding, parallel coding can effectively improve the system the highest frequency, sub-state time to fully be used.
<letter> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] fsm

说明：检测输入数据中的“10110”序列，并记录检测到的序列的数目，当序列数目大于15时溢出。 输入信号：iclk //输入时钟 rst_ //复位信号 din //输入串行数据 输出信号：[3:0] catch //检测到的序列的数目 overflow //数目大于15 ，溢出 -Detection of input data of
<Eric> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] Test_Bench

说明：波形发生器.经典双进程状态机.相应加法器的测试向量-Waveform generator. Classic dual-process state machine. Corresponding adder test bench
<周斌> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] acordwithram

说明：一个牛人写的很快且不用状态机的动态RAM接口,VHDL编写-A cow were to write quickly and do not have the state machine dynamic RAM interface, VHDL prepared
<john> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] chap3

说明：小例子,关于Verilog HDL语言的一些小练习,可供初学者进行参考.-Small example, on the Verilog HDL language, some small exercises for beginners to reference.
<wang> 在 2025-02-04 上传 | 大小：6kb | 下载：0

[VHDL编程] hamming.tar

说明：Verilog语言实现的Hamming(3,7)编码器，可用于FPGA实现-Verilog Language realize the Hamming (3,7) encoder, can be used to realize FPGA
<陈楚龙> 在 2025-02-04 上传 | 大小：6kb | 下载：0