[VHDL编程] FILTER

说明：一个工作频率（采样频率）100M的，截止频率10M的FIR滤波器，一共是108阶。 一共四个文件，滤波器的实现文件FILTER.v，测试平台FILTER_TB，matlab生成测试向量，和matlab读取输出数据分析。 经过了测试，是可用的-A working frequency (sampling frequency) 100M, cutoff frequency 10M FIR filter, a total of 108
<李佩逸> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] digital-clock-for-vhdl

说明： 6数码管显示时钟，带调时功能，能设置闹钟，闹钟响可人为停止，整点报时，带屏保，12和24小时制手动切换，可人为设置时间为倒计时-failed to translate
<廖宁> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] vga_interface_requiring_core_regeneration

说明：vga interface with text rom. font size 80x40. core need core regeneration.
<roy> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] ADC

说明：使用TI公司的TLC549芯片实现模数转换，使用verilog语言进行编程，功能完整-Using TI' s TLC549 chip analog to digital conversion, using verilog programming language, full-featured
<> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] TLC1556

说明：使用10位串行DA芯片TLC5615将数字信号转换为模拟信号，开发板DA芯片VDD=5V,VREF=3.3V 计算公式：Vout=VREF*(N/1024) N为10位二进制码-Use DA chip TLC5615 10 serial digital signal into an analog signal, the board DA chip VDD = 5V, VREF = 3.3V formula: Vout = VREF
<> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] Behaviour-IP-Model-Flasys

说明：Behaviorial IP model flasys
<Pradeep> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] RUILI

说明：均匀相位的瑞利衰落信道matlab仿真程序，并附有详细注释-Uniform phase Rayleigh fading channel matlab simulation program, together with detailed notes
<潘斯琦> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] DB25-JATA10

说明：这是用于ALTERA公司CPLD/FPGA芯片的并口下载器，里面的电阻、电容的参数都是对的，是成熟产品的并口下载器设计方案。-This is used ALTERA chip CPLD/FPGA parallel port download, parameters of resistance, capacitance inside is all right, is a mature product parallel download d
<孙明杰> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] sqrt

说明：FPGA的一个IP内核，用来优化除法算法的源代码包。-An FPGA IP cores to optimize the division algorithm source code package.
<leeyoung> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] uart_verilog

说明：UART串口通信代码，FPGA编程，用Verilog代码编写-UART serial communication code, FPGA programming with Verilog coding
<谢凯聪> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] FIFO

说明：This a simple example of FIFO(first in and first out) module written in verilog code-This is a simple example of FIFO (first in and first out) module written in verilog code
<WPI> 在 2025-02-06 上传 | 大小：10kb | 下载：0

[VHDL编程] StopWatch

说明：This a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.-This is a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.
<WPI> 在 2025-02-06 上传 | 大小：10kb | 下载：0