资源列表
[VHDL编程] module-10_verilog
说明：Descirbe about PHS module time<Dam Minh Tung> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] Verilog--Digital-Clock
说明：A digital Clock Implemented on Spartan-3, coded in Verilog... bit and ucf files have been attached along-with the source v-file- Will help a lot the students, beginners and hobbyists.<> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] filter_ex1
说明：DSP builder 模块搭建的fir -DSP builder module built fir<wr> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] multiplier
说明：几种verilog乘法器的代码，用于比较不同乘法器特点-Several multiplier verilog code, used to compare the different characteristics of the multiplier<马力维> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] TONGBUYIBU
说明：同步复位和异步复位的区别 介绍非常详细 值得收藏-Synchronous reset and asynchronous reset of the difference<吴> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] JPEG
说明：用Verilog描写应用于数字图像压缩系统--JPEG有测试文档-With Verilog descr iption of the system used in digital image compression- JPEG with test documentation<changliang> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] alu_simulation
说明：VHDL alu unit design and simulation with RAM, ROM, clock generator and 2 simple programs to execute.<glucz> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] 4-bit-comparator-with-testbench
说明：Create a VHDL representation for a logical circuit of a 4-bit comparator. This comparator will have equal (=), smaller than (<) and larger than (>) output signals.<zra syaf> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] a-VHDL-completed-8-of-16-significant-median-band-
说明：a VHDL completed 8 of 16 significant median band of frequency meter<chaitu> 在 2025-02-07 上传 | 大小：10kb | 下载：0
[VHDL编程] bayer_3RGB_interpolation
说明：一个基于FPGA用verilogHDL设计的bayer格式转RGB格式的模块，本人设计-a code used for bayer_3RGB_interpolation ,which based on FPGA by verilogHDL<Gevy> 在 2025-02-07 上传 | 大小：10kb | 下载：0