[VHDL编程] lab4

说明：vhdl uart lab ENTITY uart IS PORT ( SIGNAL clock,reset : IN STD_LOGIC SIGNAL sdatain : IN STD_LOGIC SIGNAL oready, sdataout : INOUT STD_LOGIC SIGNAL iready : INOUT STD_LOGIC S
<work> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] dCACHE

说明：Vhdl写的数据cache,根据Verilog程序改编-Vhdl write data cache
<赵元杰> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] manchesterbyxilinx

说明：曼彻斯特编解码的实现（Verilog）,包含有测试文件。-manchester encode and decode with verilog，Test File is included。
<cheuna> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] usbcontrooler

说明：crc5 bolck in usb contreoller
<ranjith> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] FPGApinlvji

说明：当年本科时的毕业设计，信号发生器和频率计-The time of the year undergraduate graduate design, signal generator and frequency counter
<zhanglei> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] rs232

说明：异步串行传输的verilog hdl 功能文件以及测试文件-The verilog hdl source and the testbench of asynchronous serial transmission
<朱红> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] adder

说明：加法器程式設計,這是利用verilog寫的-adder
<鍾潤宏> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] yingyuzimuxianshi

说明：用VHDL语言编写的英语字母显示电路，经过验证-VHDL language with the English alphabet display circuit, proven
<周> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] VGA_monitor_interface

说明：This code its referent to VGA monitor interface
<Jesloveyou> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] hdlc

说明：HDLC协议的VHDL源码。接收和发送模块，以及所用FIFO的IP核（Xilinx公司）。-The code of HDLC protocol.Receive and transmit module is contained.
<wei > 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] SerMod

说明：串口控制器，带双FIFO非常好控制 verilog-Serial controller, with pairs of FIFO very good control of verilog
<zhangxinggang> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] ctos

说明：利用vhdl完成基于spartan3E开发板的串并转换-Use vhdl complete spartan3E development board based on the string and convert
<长江> 在 2025-02-07 上传 | 大小：10kb | 下载：0