[VHDL编程] program

说明：This is various parts of encryptor part of DES algorithm.
<Lijothomas> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] fir

说明：this file contain a descr iption in vhdl of a fir it contain three part well described to similate the behavior of the this type of filter
<seif> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] uart-(VHDL)

说明：利用VHDL语言实现的UART串口通讯，以经过下载验证-the UART program with VHDL as develop language
<艾顺义> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] I2C_interface

说明：i2c interface with master-slave control
<ismail> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] vga_gen

说明：VGA Control with VHDL in Altera DE0 Board
<fatih> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] 90477673uart(Verilog)

说明：uart通讯程序源代码，采用verilog编写-urat program（verilog)
<te> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] 2008081014094045

说明：步进电机细分ip核，闭环回路反馈，详见注释-Ip Subdivision stepper motor nucleus, closed loop feedback, see note
<一> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] convert-.m-to-mdl-file

说明：priority encoder using verilog size is 20kb
<Baskar> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] pskdem_fixed

说明：psk解调的定点仿真模型。另外DEC2HEX.C负责将十进制的数据文件转换为十六进制的数据文件，因为MATLAB输出数据格式为十进制，而NC-VERILOG能够读取的数据格式为十六进制，所以需要转换。-psk demodulation of the fixed-point simulation models. In addition DEC2HEX.C responsible for the data file is converted
<杨芳> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] digital-clock

说明：数字钟是计时仪器，它的功能大家都很熟悉。本实验对设计的电子钟要求为： 1．能够对s(秒)、min(分)和h(小时)进行计时，每日按24h计时制； 2．min和h位能够调整； 3．设计要求使用自顶向下的设计方法。 数字钟的功能实际上是对s信号计数。实验板上可提供2Hz的时钟，二分频后可产生s时钟。数字钟结构上可分为两个部分c计数器和显示器。计数器又可分为s计数器、min计数器和h计数器。s计数器和min计数器由6进制和10
<hanbaoshuai> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] divider_60

说明：用Verilog语言实现了数字钟的功能，支持平台是alter公司的cyloneII。-Verilog language with a digital clock, support platform is alter the company cyloneII.
<赵振> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] AD9220

说明：用VHDL语言编写的AD9220程序，A/D采集转换的源程序-AD9220 with a program written in VHDL, A/D conversion of the source collection
<李刚刚> 在 2025-02-07 上传 | 大小：11kb | 下载：0