资源列表
[VHDL编程] asymmetric_fifo
说明:高速同步非对称FIFO,verilog 代码,很有价值的参考设计。-Asymmetric high-speed synchronous FIFO, verilog code, and very valuable reference design.<claud> 在 2025-02-07 上传 | 大小:11kb | 下载:0
[VHDL编程] SpartanIIE_DLL
说明:本文详细介绍了SpartanIIE 内部锁相环(DLL)的使用,方便初学者-This paper describes the SpartanIIE internal phase-locked loop (DLL) for use, easy for beginners<kaishi> 在 2025-02-07 上传 | 大小:11kb | 下载:0
[VHDL编程] i2c_AT24C04_Verilog
说明:用Verilog HDL语言编写的AT24C04程序,并用数码管显示,已经过测试,很好用-With the Verilog HDL language of the AT24C04 procedures and use digital tube display, has been tested, very good to use--<iyandy> 在 2025-02-07 上传 | 大小:11kb | 下载:1
[VHDL编程] ads7825
说明:use this source code for interface to adc ads7825<Harry Sunaryo> 在 2025-02-07 上传 | 大小:11kb | 下载:0
[VHDL编程] FFT_090808
说明:FFT变换的FPGA实现程序,对于信号处理非常有用。-FPGA implementation of FFT transform, is very useful for signal processing.<刘冬> 在 2025-02-07 上传 | 大小:11kb | 下载:0
[VHDL编程] timing_ctrl
说明:接收时序控制器的verilog描述,及仿真波形。-Receive timing controller verilog descr iptions, and simulation waveforms.<李慧静> 在 2025-02-07 上传 | 大小:11kb | 下载:0
[VHDL编程] uart_receive
说明:串口接收数据44个8bit数据,并且将4个8bit数拼接成32bit数,存进ram中, 可以通过 in system memory editro 查看-Serial port receive data 44 8bit data, and will be spliced into four 8bit number of 32bit number, deposit into the ram in, you can see in syst<zyfei> 在 2025-02-07 上传 | 大小:11kb | 下载:0