[VHDL编程] jtag

说明：jtag技术规范，以及标准的并口jtag下载电缆的资料-JTAG technical specifications, as well as the standard parallel port JTAG download cable data
<张恒> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] altera_avalon_checksum

说明：altera的avalon总线校验代码,是进行sopc开发的参考-altera the avalon bus check code, is to develop a reference SOPC
<钟兵> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] fulladder

说明：全加器,有半加器和或门组成.元件例化语句.-Full adder, half adder and OR gate components. Components of sentence cases.
<周林> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] Test_Bench

说明：8篇测试向量(Test_Bench)和波形产生的例子(VHDL语言，开发环境：FPGA)-Eight test vectors (Test_Bench) and example of waveform generator (VHDL language, development environment: FPGA)
<11> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] sopc_avalon_ads7822

说明：fpga嵌入式系统组件，温度采集驱动，可以很方便的扩展，是个很实用的例子，-FPGA embedded system components, temperature acquisition-driven, it is easy to expand, is a very practical example of
<dahai> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] d

说明：d 触发器 简单的d触发器，上传仅供参考，望各位多多指教。-d of d simple flip-flop flip-flop, the upload is for reference only, hope that the exhibitions.
<古心 > 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] vga_test

说明：vga显示源码，可供vga测试，且具有800*600及640*480两种解析度。-vga show source for vga test, and has a 800* 600 and two 640* 480 resolution.
<shiuny> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] uart_serial

说明：UART接口的VHDL源代码，成功应用于SOC项目开发中，请勿用于商业用途。-UART interface of the VHDL source code, successfully applied in the development of SOC projects, not for commercial purposes.
<xiaojian> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] vga_vhdl

说明：针对FPGA一个实现vga显示的很好的例程，vhdl语言编写。-FPGA realize for a good vga display routines, vhdl language.
<王明> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] digitalFrequencyMeter

说明：用verillog HDL 写的数字频率计.在实验箱上测试通过-Written by verillog HDL Digital Cymometer. In the experimental box test
<江欣达> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] niosII_system_cpu

说明：cpu代码，可在ISE或quartus下完成调试-cpu code, can be accomplished under the ISE or Quartus debugging
<> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] ViterbiDecodeK9R12HardDecision

说明：viterbi 硬判决译码，基本实现了（2，1，9）卷积码的硬判决译码，用modelsim RTL仿真通过-hard-decision viterbi decoding, the basic realization of the (2,1,9) convolutional codes hard decision decoding, using modelsim RTL simulation through
<maojunling> 在 2025-02-08 上传 | 大小：12kb | 下载：0