[VHDL编程] meanFilter

说明：This is a variable length window averaging filter that uses an MCP3002 ADC with SPI interface to sample an analog input, and has a PWM that can be run through a low-pass filter to produce an analog output. The design was
<Kelton> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] spartan_ethernet

说明：Ethernet FPGA for spartan 3e startet kit, 1,10,1000 Mbps
<Defton> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] Internet_adreesing

说明：Internet Protocol Addressing
<anjali> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] Compare_4bit_74hc85

说明：ACTEL FPGA 74HC85实例演示，Verilog描述-ACTEL FPGA 74HC85 examples demonstrate, Verilog descr iption
<gouyouwen> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] divideVerilog

说明：在FPGA上编写的快速乘法器、可用于综合等模块-fast divide\
<张逸臣> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] weekly_report_guideline

说明：Weekly Report Guideline
<dikdikdik> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] gh_uart_16550_072108

说明：UART（通用串行收发器）的VHDL源代码，适合硬件工程师在FPGA内部实现多个UART-UART (universal serial transceivers), VHDL source code for hardware engineers in the FPGA to achieve multiple internal UART
<彭涛> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] Pipelined_CPU

说明：此程序是关于MIPS的RSIC架构的带有流水线功能的源码，对于RSIC_CPU的初学者在理解RSIC系统上有很大的帮助。-This program is about the RSIC architecture MIPS pipelined function with source code, for novices to understand the RSIC RSIC_CPU system is very helpful.
<> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] CarryRippleAdder

说明：CODE FOR CARRY RIPPLE ADDER.
<VINOD> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] FIFO

说明：FIFO的VERILOG代码编写 可综合的Verilog FIFO存储器-The VERILOG code FIFO write comprehensive Verilog FIFO memory
<lishaohui> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] fenpin

说明：分频电路的研究 主要包括：偶数分频（二分频、偶数分频占空比50 ）、奇数分频（占空比50 、占空比非50 ）、半整数分频（不要求占空比）、小数分频（不要求占空比）。 -Frequency of the circuit includes: an even frequency (half frequency, frequency 50 duty cycle even), odd-frequency (50 duty cycle,
<lishaohui> 在 2025-02-11 上传 | 大小：16kb | 下载：0

[VHDL编程] HowtousePerlinyourVerilogHDLDesignFlow

说明：use Perl in your Verilog HDL Design Flow,利用Perl语言方便管理Verilog HDL 代码。-How to use Perl in your Verilog HDL Design Flow
<张> 在 2025-02-11 上传 | 大小：16kb | 下载：0