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[VHDL编程] verilogdesign2
说明:硬件描述语言设计相关,包括一些国外大学的教案和设计资料-verilog<王旭宝> 在 2025-04-25 上传 | 大小:522kb | 下载:0
[VHDL编程] Serial_Adder
说明:注意:是verilog语言写的 一bit的全加器,实现4位数的串行加法器,一个时钟能完成一次一bit的全加-Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder<> 在 2025-04-25 上传 | 大小:521kb | 下载:0
[VHDL编程] traffic-light
说明:(1) Divid 模块:1Hz 分频模块,开发板提供50MHz 的系统时钟,而该设计交通灯 转换以秒为计时单位,对50MHz 分频得到1Hz 脉冲信号。 (2) Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz,那么4 个数码管则需要50×4=200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符,因而扫描频率设定为 200Hz<panda> 在 2025-04-25 上传 | 大小:521kb | 下载:0