[VHDL编程] 8.8-URAT-VHDL

说明：URAT VHDL程序与仿真 URAT the VHDL program and Simulation-URAT the VHDL program and Simulation
<ll> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] 16X16LED

说明：16x16点阵显示程序，及PROTUES仿真通过-16x16 dot matrix display program
<chenjiuyi> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] AD0804

说明：AD0804的控制程序，有VHDL和verilog两个方式。还有AD0804的介绍，和状态机控制-AD0804 control program, there are two ways to VHDL and verilog. There AD0804 introduction, and the state machine control
<张业> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] all-add

说明：全加器的原理和代码。不过原理图我也做好了，有时间在传上- thank you
<张洪敬> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] clkdiv

说明：任意分频电路的verilog实现，包含奇分频和偶分频-Arbitrary divider circuit verilog achieve, contains odd and even frequency divider
<sun> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] JK

说明：带复位端、置位端、延迟为15ns的响应CP下降沿的JK触发器-With reset terminal, set end delay the 15ns CP' s response to the falling edge of the JK flip-flop
<hsdhak> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] coder_83

说明：8/3 优先编码器 　　　输入信号：使用按键1、2、3、4、5、6、7、8。 　　　按键1、2、3、4、5、6、7、8连接：PIO 0—PIO 7；（引脚号为：8、9、10、12、13、17、18、19） 　　　使能信号：可设可不设，这里笔者不设置。 　　　输出信号：数码管8。-8/3 priority encoder input signal: use keys 1, 2, 3, 4, 5, 6, 7, 8. Key
<文鸿捷> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] decoder_3_8

说明：FPGA的3-8译码器，使用Verilog编写-3-8 FPGA decoder in Verilog
<duan> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] clock

说明：实验3设计资料简易时钟 FPGA数字时钟设计参考资料及全部代码-Experimental design simple clock FPGA digital clock design reference information and all the code
<王> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] addr_rtl

说明：利用Verilog HDL编写程序 利用assign语句实现加法器-Use Verilog HDL to write programs Using the assign statement adder
<姚远> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] URAT

说明： 使用VHDL程序，编写的URAT 与仿真功能-The use of VHDL procedures and simulation functions written URAT
<ludongdong> 在 2025-02-24 上传 | 大小：32kb | 下载：0

[VHDL编程] VHDL-Code-For-Full-Adder-By-Data-Flow-Modelling.z

说明：VHDL Code For Full Adder By Data Flow Modelling
<rik> 在 2025-02-24 上传 | 大小：32kb | 下载：0