[VHDL编程] SD卡读写模块

说明：
<zhouzy97> 在 2011-05-15 上传 | 大小：75.99kb | 下载：0

[VHDL编程] risc-8

说明：一个VHDL实现的RISC8位单片机-the RISC8 bit microcontrollers
<刘恩树> 在 2025-03-06 上传 | 大小：75kb | 下载：0

[VHDL编程] RS(32to28)encoderanddecoder

说明：RS(32,28) encoder and decoder VHDL-RS (32,28) encoder and decoder VHDL
<王文> 在 2025-03-06 上传 | 大小：75kb | 下载：1

[VHDL编程] Verilog_code

说明：本程序（状态机）使用Verilog HDL语言编写，并通过QuestaSim仿真。-This procedure (state machine) using Verilog HDL language, and through QuestaSim simulation.
<liwei> 在 2025-03-06 上传 | 大小：75kb | 下载：0

[VHDL编程] syn_frame

说明：帧同步Verilog HDL源程序 实现接收机的同步功能-fr a me Synchronization Verilog HDL source code to achieve synchronization receiver
<长空> 在 2025-03-06 上传 | 大小：75kb | 下载：0

[VHDL编程] 1

说明：设计一个八层楼房自动电梯控制器，用八个 LED显示电梯行进过程，并有数码管显示电梯当前所在楼层位置，在每层电梯入口处设有请求按钮开关，请求按钮按下则相应楼层的LED 亮。 用 CLK脉冲控制电梯运动，每来一个 CLK脉冲电梯升（降）一层。电梯到达有请求的楼层后，该层次的指示灯灭，电梯门打开（开门指示灯亮），开门 5 秒后，电梯门自动关闭，电梯继续运行。 控制电路应能记忆所有楼层请求信号，并按如下运行规则依次相应：运行过程
<one song> 在 2025-03-06 上传 | 大小：75kb | 下载：0

[VHDL编程] `5_TrafficLight

说明：两路十字路口的交通灯控制的VHDL源码，毕业设计，-Two-way traffic lights at the crossroads of the VHDL source code control, graduation design,
<wang> 在 2025-03-06 上传 | 大小：75kb | 下载：0

[VHDL编程] axi_jesd204b

说明：ADI JESD204接口的ADC与Xilinx FPGA接口IP，包含Verilog和VHDL源代码，AXI总线接口，ADC串行控制接口-ADI IP for interfacing JESD204 ADC to Xilinx FPGA, include Verilog/VHDL source code, AXI interface and serial config interface
<Eddie> 在 2025-03-06 上传 | 大小：76kb | 下载：1

[VHDL编程] tiaozhi

说明：基于verilog HDL的数字正交解调FPGA实现，仿真结果验证正确，IDE为vivado 2014- U57FA u4E8Everilog HDL u7684 u6570 u5B57 u6B63 u4EA4 u89E3 u8C03 u5B9E u73B0 uFF0C u4EFF u771F u7ED3 u679C u9A8C u8BC1 u6B3 u786E uFF0CIDE u4E3Av
<陈涛> 在 2025-03-06 上传 | 大小：76kb | 下载：0

[VHDL编程] lab3

说明：lab 3 system generator : Signal Routing
<mohsaber> 在 2025-03-06 上传 | 大小：76kb | 下载：0

[VHDL编程] 方案二

说明：本系统是基于CPLD和单片机的一种用于信号频率周期、时间间隔和占空比测量的数字频率计，系统由AGC（自动增益控制）电路、宽带放大电路、高速比较电路实现有效值10mV/频率100MHz和处理显示部分组成，其中AGC电路实现幅度自动增益控制使放大后的信号幅度在一定的范围内保持一致，比较电路将前级电路输出的信号转换成CPLD,利用等精度测频原理，实现闸门时间1S的高精度测量。单片机通信处理数据并显示，数据表明，系统精度达到发挥部分要求。(Th
<小竹丶> 在 2025-03-06 上传 | 大小：76kb | 下载：0

[VHDL编程] Signal

说明：基于FPGA的DDS相位累加器，连接至存有波形数据的rom后再接至DA可以输出对应的波形(abcdefghijklmnopqrstuvwxyz)
<蜗牛i不会飞> 在 2025-03-06 上传 | 大小：76kb | 下载：0