[VHDL编程] hdb3 decoder

说明：我上期做的VHDL设计方案，用于在FPGA或CPLD中实现HDB3的编码-I do view on the VHDL design options for the CPLD or FPGA to achieve HDB3 code
<王薇> 在 2025-03-16 上传 | 大小：117kb | 下载：0

[VHDL编程] ref-ualaw

说明： A率/u率 压缩与解压缩的IP核，。 # 由AHDL语言写成，可在MaxplusII和QuartusII中使用，源代码加密。-A rate/u rate compression and decompression of the IP core,. By AHDL# languages, and the Quartus II MaxplusII use, the source code encryption.
<zhangkun> 在 2025-03-16 上传 | 大小：117kb | 下载：0

[VHDL编程] S1_38yima

说明：1、本程序模仿3/8译码器的功能 2、由拨码开关输入，led输出。-1, the procedures imitate 3/8 decoder function 2, code switching from the allocation of import, export led.
<xujia> 在 2025-03-16 上传 | 大小：117kb | 下载：0

[VHDL编程] 7064

说明：vhdl代码写的一个密码锁程序，用EPM7064SLC44-10就可以实现-vhdl code written in a code lock procedures used EPM7064SLC44-10 can be achieved
<w w w> 在 2025-03-16 上传 | 大小：117kb | 下载：0

[VHDL编程] CNT60

说明：60进制加法器 本人自己编的，已通过老师检验，如有不足之处请多多指教-60 hexadecimal adder I own, and has passed the teachers examination, any inadequacies in the exhibitions, please
<philin> 在 2025-03-16 上传 | 大小：117kb | 下载：0

[VHDL编程] pwm-c

说明：用VHDL编写的PWM控制程序，通过寄存器控制20余路PWM输出；qar是quartus的压缩包格式-VHDL prepared using PWM control procedures, through the registers to control more than 20 road PWM output qar is Quartus compressed packet format
<mu> 在 2025-03-16 上传 | 大小：117kb | 下载：0

[VHDL编程] FPGA-implementation-of-CORDIC

说明：就目前的趋势来看，对硬件复杂信号处理的了解主要是缺少对硬件信号处理结构的了解。虽然有许多硬件高效算法的存在，但是由于在过去得25年里软件的优势明显，人们对这些法则并不了解。CORDIC法则就是其中的一个，它是运用平移-相加完成某些三角函数，双曲线，线性，对数的运算功能。虽然有很多的文章已经介绍了CORDIC 运算法则的各种不同的方面 ，却很少有针对CORDIC在FPGA上执行的研究。这篇论文就是研究在一个CORDIC体系下，以往的那些功
<可难> 在 2025-03-16 上传 | 大小：117kb | 下载：0

[VHDL编程] dds(9854)_test(sin_cos)(EP1C6)

说明：通过FPGA控制DDS(AD9854)输出120M一下的双路正交信号，实现在通信和控制领域的应用。-Controlled by FPGA DDS (AD9854) output 120 m the dual orthogonal signal, realize the application in the field of communication and control.
<yanghang> 在 2025-03-16 上传 | 大小：118kb | 下载：0

[VHDL编程] KEY_LED_FPGA_VerilogHDL

说明：FPGA按键与LED，Verilog HDL代码-FPGA buttons and LED, Verilog HDL code
<贺炜> 在 2025-03-16 上传 | 大小：118kb | 下载：0

[VHDL编程] Synchronous-FIFO-

说明：一个用verilog实现的同步fifo设计，压缩包里有word介绍设计中各信号的作用-Achieve a synchronous fifo with verilog design, compression bag has the role of word describes the design of the signals
<csy> 在 2025-03-16 上传 | 大小：118kb | 下载：0

[VHDL编程] 9600bps.UART

说明：该源码，可以实现串口收发，在Altera硬件平台上验证可用。-The source code, you can achieve the serial transceiver, the Altera hardware platform to verify available.
<王绍伟> 在 2025-03-16 上传 | 大小：118kb | 下载：0

[VHDL编程] diantikongzhi

说明：用VHDL实现的电梯控制系统，仿真结果，实验总结已包含在文档中-The VHDL implementation of the elevator control system, simulation results, experimental summary has been included in the document
<张雨> 在 2025-03-16 上传 | 大小：118kb | 下载：0