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[VHDL编程Xilinx_simulation

说明:对于掌握Xilinx公司自带的仿真工具Isim有很大帮助-It s will be helpful for you to get hold of Isim of Xilinx.
<maomao008> 在 2025-03-16 上传 | 大小:1.03mb | 下载:0

[VHDL编程OOB_control

说明:串行传输协议sata的物理层的控制模块的状态机-Serial transmission agreement of the physical layer control module sata the state machine.
<maomao008> 在 2025-03-16 上传 | 大小:3kb | 下载:0

[VHDL编程jk

说明:基于quartus2的jk触发器设计,内含源码和仿真图-Jk flip-flop design based on the quartus2, containing source code and simulation diagram
<huikai> 在 2025-03-16 上传 | 大小:2kb | 下载:0

[VHDL编程miaobiaosheji

说明:设计 秒表 VHDL 利用分频 计数 显示等模块实现秒表功能-VHDL design using frequency counts stopwatch display module stopwatch function
<语庄> 在 2025-03-16 上传 | 大小:7kb | 下载:0

[VHDL编程biaojueqi

说明:七段显示译码器,在学习中是一个经典案例,值得认真学习-Seven segment display decoder, in a classic case study worthy of serious study
<wanglong> 在 2025-03-16 上传 | 大小:1kb | 下载:0

[VHDL编程jpeg_mpeg_264_src

说明:最完整的jpeg/mpeg4/h.264 verilog hdl 源码集合-The most complete collection of jpeg/mpeg4/h.264 verilog hdl source
<何中求> 在 2025-03-16 上传 | 大小:21.38mb | 下载:0

[VHDL编程stopwatch_verilog

说明:数字跑表 verilog语言设计有开始 有暂停 顺序计数-stopwatch verilog
<董福> 在 2025-03-16 上传 | 大小:15kb | 下载:0

[VHDL编程60-seconds-stopwatch--0.1S

说明:60秒秒表设计 精确到0.1秒 有开始,有暂停 又终止-60 seconds stopwatch verilog
<董福> 在 2025-03-16 上传 | 大小:4kb | 下载:0

[VHDL编程stopwatch---60s

说明:60秒stopwatch verilog语言编写 又开始位 有暂停位 有终止位-60s stopwatch verilog
<董福> 在 2025-03-16 上传 | 大小:3kb | 下载:0

[VHDL编程stopwatch-programmer-

说明:秒表 stopwatch verilog语言编写-stopwatch verilog
<董福> 在 2025-03-16 上传 | 大小:3kb | 下载:0

[VHDL编程60s-StopWatch--verilog

说明:stopwatch 60s计数 精确到0.1秒 verilog语言编写-stopwatch verilog
<董福> 在 2025-03-16 上传 | 大小:573kb | 下载:0

[VHDL编程generator.new

说明:AVR DDS Generator. It designed for AtMega16 or similar. It can generate Sinus, Saw, Square and triangle.
<Martin Valensky> 在 2025-03-16 上传 | 大小:227kb | 下载:0
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