资源列表
[VHDL编程] Xilinx_simulation
说明:对于掌握Xilinx公司自带的仿真工具Isim有很大帮助-It s will be helpful for you to get hold of Isim of Xilinx.<maomao008> 在 2025-03-16 上传 | 大小:1.03mb | 下载:0
[VHDL编程] OOB_control
说明:串行传输协议sata的物理层的控制模块的状态机-Serial transmission agreement of the physical layer control module sata the state machine.<maomao008> 在 2025-03-16 上传 | 大小:3kb | 下载:0
[VHDL编程] miaobiaosheji
说明:设计 秒表 VHDL 利用分频 计数 显示等模块实现秒表功能-VHDL design using frequency counts stopwatch display module stopwatch function<语庄> 在 2025-03-16 上传 | 大小:7kb | 下载:0
[VHDL编程] jpeg_mpeg_264_src
说明:最完整的jpeg/mpeg4/h.264 verilog hdl 源码集合-The most complete collection of jpeg/mpeg4/h.264 verilog hdl source<何中求> 在 2025-03-16 上传 | 大小:21.38mb | 下载:0
[VHDL编程] stopwatch_verilog
说明:数字跑表 verilog语言设计有开始 有暂停 顺序计数-stopwatch verilog<董福> 在 2025-03-16 上传 | 大小:15kb | 下载:0
[VHDL编程] 60-seconds-stopwatch--0.1S
说明:60秒秒表设计 精确到0.1秒 有开始,有暂停 又终止-60 seconds stopwatch verilog<董福> 在 2025-03-16 上传 | 大小:4kb | 下载:0
[VHDL编程] stopwatch---60s
说明:60秒stopwatch verilog语言编写 又开始位 有暂停位 有终止位-60s stopwatch verilog<董福> 在 2025-03-16 上传 | 大小:3kb | 下载:0
[VHDL编程] stopwatch-programmer-
说明:秒表 stopwatch verilog语言编写-stopwatch verilog<董福> 在 2025-03-16 上传 | 大小:3kb | 下载:0
[VHDL编程] 60s-StopWatch--verilog
说明:stopwatch 60s计数 精确到0.1秒 verilog语言编写-stopwatch verilog<董福> 在 2025-03-16 上传 | 大小:573kb | 下载:0
[VHDL编程] generator.new
说明:AVR DDS Generator. It designed for AtMega16 or similar. It can generate Sinus, Saw, Square and triangle.<Martin Valensky> 在 2025-03-16 上传 | 大小:227kb | 下载:0