资源列表
[VHDL编程] register reallocation
说明：关于寄存器重命名register reallocation,VHDL-Register on rename register reallocation, VHDL<> 在 2025-03-16 上传 | 大小：119kb | 下载：0
[VHDL编程] 结合XILINXCPLD RS232通信(verilog)
说明：结合XILINXCPLD所做的模拟RS232通信verilog源程序-XILINXCPLD combine the simulation RS232 communication Verilog source<于飞> 在 2025-03-16 上传 | 大小：119kb | 下载：0
[VHDL编程] fpgasample
说明：C6000系列之6701开发板相关文件及说明-C6000 Series of 6701 development board-related documents and notes<方元> 在 2025-03-16 上传 | 大小：119kb | 下载：0
[VHDL编程] jishuqi
说明：本文十一个计数器的实验报告，阐述了设计的思路，设计的具体方案，以及上机操作的步骤，描述非常详细！-This article counters 11 Experimental report on the design ideas, design specific programs, as well as steps on the machine, described in great detail!<liuxiaozhong> 在 2025-03-16 上传 | 大小：119kb | 下载：0
[VHDL编程] four_fadd
说明：这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。-This is my ISP programming experiment in the preparation of an independent structural descr iption of the four full-adder, through the<daisichong> 在 2025-03-16 上传 | 大小：119kb | 下载：0
[VHDL编程] single_clock_divider
说明：单周期除法器，速度快，满足频率要求，使得单周期内得到除数-Single-cycle divider speed, to meet the frequency requirements<miss zhang> 在 2025-03-16 上传 | 大小：119kb | 下载：0
[VHDL编程] ebook_verilog_fine_state_machine
说明：Designing a synchronous finite state machine (FSM) is a common task for a digital logic engineer. This paper discusses a variety of issues regarding FSM design using Synopsys Design Compiler. Verilog and VHDL codin<rex> 在 2025-03-16 上传 | 大小：119kb | 下载：0
[VHDL编程] The_Verilog_Golden_Reference_Guide
说明：Verilog golden reference guide<dyx> 在 2025-03-16 上传 | 大小：119kb | 下载：0